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设计数字相移器的一种新方法
1
作者
张燕武
马远良
《西北工业大学学报》
EI
CAS
CSCD
北大核心
1993年第3期320-324,共5页
在声纳或雷达波束形成、多通道信号传输的相位校正、数字通讯中的调制解调器设计等场合,都需要获得窄带恒定相移.本文给出了数字相移器设计的一种新方法,其原理以自适应建模为基础.这种方法可以方便地在信号处理机中实现.还给出了几个...
在声纳或雷达波束形成、多通道信号传输的相位校正、数字通讯中的调制解调器设计等场合,都需要获得窄带恒定相移.本文给出了数字相移器设计的一种新方法,其原理以自适应建模为基础.这种方法可以方便地在信号处理机中实现.还给出了几个设计实例.
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关键词
数字相移器
数字
信息处理
数字
通信
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职称材料
FPGA芯片内数字时钟管理器的设计与实现
被引量：
3
2
作者
李文昌
李平
+2 位作者
杨志明
李威
王鲁豫
《半导体技术》
CAS
CSCD
北大核心
2011年第11期848-852,共5页
在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出...
在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出了仿真结果,该DCM电路通过了0.13μm工艺流片。测试结果表明,在低频模式下,该DCM能工作在24～230 MHz之间;在高频模式下,该DCM能工作在48～450 MHz之间,其输入及输出抖动容忍度在低频模式下能达到300 ps,在高频模式下能达到150 ps。
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关键词
FPGA芯片
数字
时钟管理
器
延迟锁相环
数字
频率合成
器
数字相移器
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职称材料
题名
设计数字相移器的一种新方法
1
作者
张燕武
马远良
机构
西北工业大学
出处
《西北工业大学学报》
EI
CAS
CSCD
北大核心
1993年第3期320-324,共5页
文摘
在声纳或雷达波束形成、多通道信号传输的相位校正、数字通讯中的调制解调器设计等场合,都需要获得窄带恒定相移.本文给出了数字相移器设计的一种新方法,其原理以自适应建模为基础.这种方法可以方便地在信号处理机中实现.还给出了几个设计实例.
关键词
数字相移器
数字
信息处理
数字
通信
Keywords
digital phase shifter
adaptive modeling
digital signal processor
beamfonner
分类号
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
FPGA芯片内数字时钟管理器的设计与实现
被引量：
3
2
作者
李文昌
李平
杨志明
李威
王鲁豫
机构
电子科技大学电子薄膜与集成器件国家重点实验室
成都华微电子科技有限公司
出处
《半导体技术》
CAS
CSCD
北大核心
2011年第11期848-852,共5页
文摘
在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出了仿真结果,该DCM电路通过了0.13μm工艺流片。测试结果表明,在低频模式下,该DCM能工作在24～230 MHz之间;在高频模式下,该DCM能工作在48～450 MHz之间,其输入及输出抖动容忍度在低频模式下能达到300 ps,在高频模式下能达到150 ps。
关键词
FPGA芯片
数字
时钟管理
器
延迟锁相环
数字
频率合成
器
数字相移器
Keywords
FPGA chip
digital clock manager （DCM）
delay locked loop （DLL）
digitalfrequency synthesis （DFS）
digital phase shift （DPS）
分类号
TN79 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
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1
设计数字相移器的一种新方法
张燕武
马远良
《西北工业大学学报》
EI
CAS
CSCD
北大核心
1993
0
在线阅读
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职称材料
2
FPGA芯片内数字时钟管理器的设计与实现
李文昌
李平
杨志明
李威
王鲁豫
《半导体技术》
CAS
CSCD
北大核心
2011
3
在线阅读
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职称材料
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参考文献
引证文献
统计分析
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