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13bit 50MS/s CMOS流水线ADC的设计
1
作者
郭睿
李福乐
张春
《半导体技术》
CAS
CSCD
北大核心
2009年第10期1022-1026,共5页
介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放...
介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差。电路采用UMC0.18μm混合工艺,1.8V电源电压。通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准。仿真结果表明,在50MHz采样率、5MHz输入信号下,通过校准算法SFDR由44.1dB提升至102.2dB,SNDR由40.9dB提升至79.9dB,ENOB由6.5bit提升至12.98bit。
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关键词
流水线模数转换器
数字后台校准
运放有限直流增益
电容失配
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职称材料
题名
13bit 50MS/s CMOS流水线ADC的设计
1
作者
郭睿
李福乐
张春
机构
清华大学微电子所
出处
《半导体技术》
CAS
CSCD
北大核心
2009年第10期1022-1026,共5页
基金
国家自然科学基金资助项目(60806008)
文摘
介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差。电路采用UMC0.18μm混合工艺,1.8V电源电压。通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准。仿真结果表明,在50MHz采样率、5MHz输入信号下,通过校准算法SFDR由44.1dB提升至102.2dB,SNDR由40.9dB提升至79.9dB,ENOB由6.5bit提升至12.98bit。
关键词
流水线模数转换器
数字后台校准
运放有限直流增益
电容失配
Keywords
pipelined ADC
digital background calibration
opamp finite DC gain
capacitor mismatch
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
13bit 50MS/s CMOS流水线ADC的设计
郭睿
李福乐
张春
《半导体技术》
CAS
CSCD
北大核心
2009
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