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指令级并行编译器的数据预取及优化方法
被引量：
8
1
作者
连瑞琦
张兆庆
乔如良
《计算机学报》
EI
CSCD
北大核心
2000年第6期576-584,共9页
微处理器芯片的处理能力越来越强 .但是 ,存储器的速度却远远不能与其匹配 ,造成了整个系统的性能不理想 .为解决这个问题 ,编译器发展了局部性优化、数据预取等多种技术 .文中将介绍一种用于 IL P(Instructionlevel Parallelism)优化...
微处理器芯片的处理能力越来越强 .但是 ,存储器的速度却远远不能与其匹配 ,造成了整个系统的性能不理想 .为解决这个问题 ,编译器发展了局部性优化、数据预取等多种技术 .文中将介绍一种用于 IL P(Instructionlevel Parallelism)优化编译器的数据预取技术以及一种利用寄存器堆减少主存访问次数、对程序进行优化的方法 .利用它们可以提高平均存储性能 。
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关键词
数据预取
寄存器堆
预取优化
指令级并行编译器
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职称材料
题名
指令级并行编译器的数据预取及优化方法
被引量：
8
1
作者
连瑞琦
张兆庆
乔如良
机构
中国科学院计算技术研究所
出处
《计算机学报》
EI
CSCD
北大核心
2000年第6期576-584,共9页
文摘
微处理器芯片的处理能力越来越强 .但是 ,存储器的速度却远远不能与其匹配 ,造成了整个系统的性能不理想 .为解决这个问题 ,编译器发展了局部性优化、数据预取等多种技术 .文中将介绍一种用于 IL P(Instructionlevel Parallelism)优化编译器的数据预取技术以及一种利用寄存器堆减少主存访问次数、对程序进行优化的方法 .利用它们可以提高平均存储性能 。
关键词
数据预取
寄存器堆
预取优化
指令级并行编译器
Keywords
data prefetching, temporal locality, register file, prefetching optimization
分类号
TP311 [自动化与计算机技术—计算机软件与理论]
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题名
作者
出处
发文年
被引量
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1
指令级并行编译器的数据预取及优化方法
连瑞琦
张兆庆
乔如良
《计算机学报》
EI
CSCD
北大核心
2000
8
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