检索结果-维普期刊中文期刊服务平台

面向FPGA-TDL-TDC的延迟时间逐位校准网络: 1; 作者许玥谢杰 +2 位作者曾中明张宝顺吴东岷《电子测量与仪器学报》 CSCD 北大核心 2024年第7期89-96,共8页; 时间数字转换器(TDC)是一种将信号脉冲之间时间间隔的连续模拟量转换为离散数字量的设备。基于现场可编程逻辑门阵列(FPGA)内部进位链资源实现抽头延迟链-时间数字转换器(TDL-TDC)的方法被广泛应用,但TDL-TDC中每个延迟单元的延迟时间... 展开更多; 关键词现场可编程逻辑门阵列抽头延迟链-时间数字转换器多层感知机神经网络校准; 在线阅读下载PDF 职称材料

一种结合高分辨率TDC的快速全数字锁相环设计被引量：4: 2; 作者侯强揭灿 +1 位作者姚亚峰钟梁《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2018年第11期83-88,共6页; 针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用... 展开更多; 关键词全数字锁相环时间数字转换器数控振荡器抽头延迟线法双通道差分延迟线法; 在线阅读下载PDF 职称材料

基于FPGA的时间间隔测量设计与实现被引量：8: 3; 作者魏煜秦孔洁 +6 位作者杨海波赵红赟千奕佘乾顺陈金达李良辉苏弘《原子能科学技术》 EI CAS CSCD 北大核心 2017年第10期1893-1897,共5页; 本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wa... 展开更多; 关键词时间-数字转换器 FPGA 进位链 Wave-Union; 在线阅读下载PDF 职称材料

一种FPGA⁃TDC防气泡误差编码器设计: 4; 作者陆江镕李文昌 +2 位作者刘剑张天一王彦虎《半导体技术》 CAS 北大核心 2024年第5期471-475,482,共6页; 在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码... 展开更多; 关键词时间数字转换器(TDC) 现场可编程门阵列(FPGA) 气泡误差编码器抽头延迟链(TDL); 在线阅读下载PDF 职称材料

基于STR的两级差分的高精度低功耗TDC 被引量：1: 5; 作者汪玉传梁华国 +1 位作者鲁迎春肖远《电子测量与仪器学报》 CSCD 北大核心 2023年第6期136-146,共11页; 随着集成电路工艺的发展和集成度的提高,电路延时显著降低,传统的时间数字转换器(TDC)的研究趋向于兼具高分辨率和高精度的电路设计。近年来,摩尔定律逐渐失效,物联网大背景下轻量化,微型化,低功耗的边缘设备得到了飞速发展,用于片上延... 展开更多; 关键词差分延迟链游标自定时环(STR) FPGA 边沿检测时间数字转换器(TDC); 在线阅读下载PDF 职称材料

题名面向FPGA-TDL-TDC的延迟时间逐位校准网络: 1; 作者许玥谢杰曾中明张宝顺吴东岷; 机构中国科学技术大学纳米技术与纳米仿生学院中国科学院苏州纳米技术与纳米仿生研究所; 出处《电子测量与仪器学报》 CSCD 北大核心 2024年第7期89-96,共8页; 基金国家重点研发计划(2021YFB3202202)项目资助。; 文摘时间数字转换器(TDC)是一种将信号脉冲之间时间间隔的连续模拟量转换为离散数字量的设备。基于现场可编程逻辑门阵列(FPGA)内部进位链资源实现抽头延迟链-时间数字转换器(TDL-TDC)的方法被广泛应用,但TDL-TDC中每个延迟单元的延迟时间数值受运行温度变化的影响较大,目前使用码密度测试、线性补偿或高阶泰勒函数拟合等的TDC校准方法不能很好地拟合复杂温度变化情况下长延迟链中各单元延迟时间的变化趋势。为继续满足TDC工作精度要求,提出了一种基于多层感知机(MLP)的神经网络校准方案,以延迟链中128个延迟单元的延迟时间数据和相应温度数据作为训练样本建立4层MLP。工作时通过反馈当前运行温度信息,可以独立给出每个延迟单元的延迟时间数值,以用于计算待测脉冲之间的时间间隔。实验验证了校准网络对温度变化的补偿作用,该网络可以移植于不同的FPGA芯片。测量得到校准网络的准确率为91%,实现TDC分辨率为34 ps。; 关键词现场可编程逻辑门阵列抽头延迟链-时间数字转换器多层感知机神经网络校准; Keywords FPGA TDL-TDC multilayer perceptron neural network calibration; 分类号 TN79 [电子电信—电路与系统] TP391 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名一种结合高分辨率TDC的快速全数字锁相环设计被引量：4: 2; 作者侯强揭灿姚亚峰钟梁; 机构中国地质大学(武汉)机械与电子信息学院; 出处《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2018年第11期83-88,共6页; 基金国家自然科学基金(61601334) 中央高校军民融合专项基金培育项目(201708); 文摘针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统.; 关键词全数字锁相环时间数字转换器数控振荡器抽头延迟线法双通道差分延迟线法; Keywords all digital phase-locked loop time-to-digital converter digital controlled oscillator tapped delay line method double-channel differential delay line method; 分类号 TN492 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于FPGA的时间间隔测量设计与实现被引量：8: 3; 作者魏煜秦孔洁杨海波赵红赟千奕佘乾顺陈金达李良辉苏弘; 机构中国科学院近代物理研究所西北师范大学; 出处《原子能科学技术》 EI CAS CSCD 北大核心 2017年第10期1893-1897,共5页; 基金国家自然科学基金资助项目(11605265 11475233 11475234); 文摘本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wave-Union方法对超大码宽进行了分割。为检验TDC的性能,对其进行了多项测试,获得较好的测试结果。该TDC在大于200ms的动态范围内的时间分辨率小于50ps。微分非线性(DNL)的范围为-1~1.5LSB,积分非线性(INL)的范围为-1.5~1.5LSB。该TDC将应用于In-beam PET影像装置中的飞行时间测量。; 关键词时间-数字转换器 FPGA 进位链 Wave-Union; Keywords TDC FPGA carry chain Wave-Union; 分类号 TN709 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名一种FPGA⁃TDC防气泡误差编码器设计: 4; 作者陆江镕李文昌刘剑张天一王彦虎; 机构中国科学院半导体研究所固态光电信息技术实验室中国科学院半导体研究所半导体超晶格国家重点实验室中国科学院大学材料科学与光电技术学院中国科学院大学集成电路学院; 出处《半导体技术》 CAS 北大核心 2024年第5期471-475,482,共6页; 文摘在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码器使抽头延迟链跳变顺序按照时间顺序映射,从而消除气泡误差的影响。利用Xilinx Virtex UltraScale+FPGA对该防气泡误差编码器的有效性进行验证,使用该编码器后,基于双端采样法的抽头延迟链TDC分辨率由3.18 ps提升至1.76 ps。实验结果表明,所提出的防气泡误差编码器能够解决气泡误差导致的延迟单元失效的问题,避免分辨率的损失。; 关键词时间数字转换器(TDC) 现场可编程门阵列(FPGA) 气泡误差编码器抽头延迟链(TDL); Keywords time⁃to⁃digital converter(TDC) field programmable gate array(FPGA) bubble error encoder tapped⁃delay line(TDL); 分类号 TN79 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名基于STR的两级差分的高精度低功耗TDC 被引量：1: 5; 作者汪玉传梁华国鲁迎春肖远; 机构合肥工业大学微电子学院; 出处《电子测量与仪器学报》 CSCD 北大核心 2023年第6期136-146,共11页; 基金国家自然科学基金重大科研仪器研制项目(62027815)、国家自然科学基金重点项目(61834006)、国家自然科学基金(62174048)项目资助。; 文摘随着集成电路工艺的发展和集成度的提高,电路延时显著降低,传统的时间数字转换器(TDC)的研究趋向于兼具高分辨率和高精度的电路设计。近年来,摩尔定律逐渐失效,物联网大背景下轻量化,微型化,低功耗的边缘设备得到了飞速发展,用于片上延时测量的微型化TDC的研究重点逐步转向高精度的低功耗设计。基于Xilinx Virtex-6 XC6VLX240T现场可编程门阵列(FPGA)开发平台,提出了一种以游标自定时环(vernier self timing ring,VSTR)代替直接计数法的粗测结构,和两条对称的延迟链组成的细测结构。通过边沿重合检测单元和锁存单元将粗测结构的游标STR与细测的对称延迟链结合,设计结果表明该结构量程可达到491 ns,分辨率为14.8 ps,最高精度为12.9 ps,功耗为0.068 W,说明了提出的两级差分结构具有高精度低功耗的特点。; 关键词差分延迟链游标自定时环(STR) FPGA 边沿检测时间数字转换器(TDC); Keywords differential delay chain vernier self-timing ring(STR) FPGA edge detection time to digital convert(TDC); 分类号 TN791 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	面向FPGA-TDL-TDC的延迟时间逐位校准网络	许玥谢杰曾中明张宝顺吴东岷	《电子测量与仪器学报》 CSCD 北大核心	2024	0	在线阅读下载PDF 职称材料
2	一种结合高分辨率TDC的快速全数字锁相环设计	侯强揭灿姚亚峰钟梁	《哈尔滨工业大学学报》 EI CAS CSCD 北大核心	2018	4	在线阅读下载PDF 职称材料
3	基于FPGA的时间间隔测量设计与实现	魏煜秦孔洁杨海波赵红赟千奕佘乾顺陈金达李良辉苏弘	《原子能科学技术》 EI CAS CSCD 北大核心	2017	8	在线阅读下载PDF 职称材料
4	一种FPGA⁃TDC防气泡误差编码器设计	陆江镕李文昌刘剑张天一王彦虎	《半导体技术》 CAS 北大核心	2024	0	在线阅读下载PDF 职称材料
5	基于STR的两级差分的高精度低功耗TDC	汪玉传梁华国鲁迎春肖远	《电子测量与仪器学报》 CSCD 北大核心	2023	1	在线阅读下载PDF 职称材料