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题名6.5GHz锁相环单片集成电路设计
被引量：2
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作者
汤晓东
孟志朋
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机构
中国电子科技集团公司第十三研究所
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出处
《半导体技术》
CAS
CSCD
北大核心
2014年第3期174-178,192,共6页
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文摘
设计了一个锁相环频率合成器芯片,该芯片可用在无线接收系统的发射上变频和下变频中实现本振功能。该芯片通过外接滤波器和压控振荡器,构成完整的锁相环频率合成器。芯片的结构包括低相噪数字鉴频鉴相器、可编程参考分频器、双模预分频与A计数器和B计数器构成的N分频器、低温漂基准源、高精度电荷泵和4个24 bit的寄存器等。基于0.35μm SiGe工艺,芯片面积为1.4 mm×1.7 mm,归一化本底噪声-222 dBc/Hz,6.5 GHz时电流约为23 mA。基于芯片宽射频输入范围的特点,很多高频系统可省略倍频器,从而简化系统结构,降低成本。
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关键词
锁相环(PLL)
鉴频鉴相器(PFD)
分频器
归一化本底噪声
SIGE
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Keywords
phase-locked loop(PLL)
phase frequency detector(PFD)
divider
normalized background noise
SiGe
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分类号
TN43
[电子电信—微电子学与固体电子学]
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