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基于增强型延时感知CSE算法的AES S盒电路优化设计
被引量：
3
1
作者
戴强
戴紫彬
李伟
《电子学报》
EI
CAS
CSCD
北大核心
2019年第1期129-136,共8页
针对高级加密标准(AES) S-盒优化,提出了一种增强型延时感知公共项消除(CSE)算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的...
针对高级加密标准(AES) S-盒优化,提出了一种增强型延时感知公共项消除(CSE)算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17. 58%和19. 74%.
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关键词
高级加密标准(AES)
S盒
复合域
延时感知公共项消除
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职称材料
题名
基于增强型延时感知CSE算法的AES S盒电路优化设计
被引量：
3
1
作者
戴强
戴紫彬
李伟
机构
解放军信息工程大学
出处
《电子学报》
EI
CAS
CSCD
北大核心
2019年第1期129-136,共8页
基金
国家自然科学基金(No.61404175)
文摘
针对高级加密标准(AES) S-盒优化,提出了一种增强型延时感知公共项消除(CSE)算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17. 58%和19. 74%.
关键词
高级加密标准(AES)
S盒
复合域
延时感知公共项消除
Keywords
advanced encryption standard (AES)
S-box
composite fields
delay-aware common subexpression elimination
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于增强型延时感知CSE算法的AES S盒电路优化设计
戴强
戴紫彬
李伟
《电子学报》
EI
CAS
CSCD
北大核心
2019
3
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