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具有SLA结构的12位并行计数器架构的设计
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作者 张为 赵创 苗林 《仪表技术与传感器》 CSCD 北大核心 2020年第9期46-50,共5页
针对高速电路中的高工作频率,低功耗且避免产生毛刺的需求,设计了的具有SLA结构的12位高速并行计数器。SLA结构使得工作频率相比于传统计数器更高,且避免产生毛刺。触发器是使用13个晶体管来实现的TSPC型D触发器,它所含晶体管数目少且... 针对高速电路中的高工作频率,低功耗且避免产生毛刺的需求,设计了的具有SLA结构的12位高速并行计数器。SLA结构使得工作频率相比于传统计数器更高,且避免产生毛刺。触发器是使用13个晶体管来实现的TSPC型D触发器,它所含晶体管数目少且速度快。该设计使用80 nm CMOS工艺,Cadence Virtuoso和HSPICE实现。结果表明:设计的计数器最差情况下工作频率为1.03 GHz,平均功耗为169.13μW。 展开更多
关键词 真单向时钟触发器 状态预估 低功耗 高速 并行计数器
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并行折叠计数器的BIST方案 被引量:4
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作者 梁华国 李鑫 +2 位作者 陈田 王伟 易茂祥 《电子学报》 EI CAS CSCD 北大核心 2012年第5期1030-1033,共4页
本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的... 本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程. 展开更多
关键词 内建自测试 线性反馈移位寄存器 并行折叠计数器 多扫描链 测试数据压缩
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并行折叠计数器状态向量选择生成 被引量:1
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作者 易茂祥 余成林 +3 位作者 方祥圣 黄正峰 欧阳一鸣 梁华国 《计算机研究与发展》 EI CSCD 北大核心 2015年第11期2468-2475,共8页
测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折叠计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折叠计算,导致大量冗余模式产生而限制了其在BIST中的应... 测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折叠计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折叠计算,导致大量冗余模式产生而限制了其在BIST中的应用.提出一种支持状态向量选择生成的并行折叠计数器,采用固定的初始翻转控制向量(flip control vector,FCV),建立折叠距离与翻转控制向量的内在逻辑关系.通过位替换控制逻辑对折叠距离(folding distance,FD)的译码输出,控制折叠距离最低位对初始翻转控制向量的位替换,产生翻转控制向量;然后与种子向量执行"异或"运算,生成选择的状态向量,其中位替换控制电路可以进行逐级递推设计。理论分析与实验结果表明,与现有方案比较,建议的折叠计数器可以实现n位种子对应的n+1个状态向量的选择生成,显著降低BIST确定性测试生成时间,而硬件开销与现有的并行折叠计数器相当. 展开更多
关键词 内建自测试 并行折叠计数器 状态向量 折叠距离 选择生成 翻转控制向量
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作为D/A的电压型阶梯波发生器的设计原则和误差分析
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作者 赵哲身 《电测与仪表》 1985年第2期42-44,共3页
阶梯波发生器广泛地应用于各种控制仪器之中。电压输出型的阶梯波发生器本质上是一种数模转换器(D/A)。和作为D/A的电流输出型阶梯波发生器相比,它的主要优点是结构简单、成本低、转换速度高。本文主要讨论它的设计原则,提高它的D/A转... 阶梯波发生器广泛地应用于各种控制仪器之中。电压输出型的阶梯波发生器本质上是一种数模转换器(D/A)。和作为D/A的电流输出型阶梯波发生器相比,它的主要优点是结构简单、成本低、转换速度高。本文主要讨论它的设计原则,提高它的D/A转换精度和速度的方法。并借助于电子计算机,对这一转换精度作了误差分析。 展开更多
关键词 阶梯波发生器 输出型 电压型 D/A 权电阻网络 并行计数器 误差分析 数值分析
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