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MPEG-2MP@HL高清实时解码器的VLSI设计实现
被引量：
1
1
作者
杨宇红
王峰
+3 位作者
董威
张文军
凌阳
邱琳
《高技术通讯》
CAS
CSCD
北大核心
2005年第9期1-6,共6页
研究了可用于高清数字电视的MPEG-2 MP@HL解码器的设计与ASIC实现.解码器芯片的最高位流速率可达到80Mbps.采用了并行流水线技术架构,可有效地减小处理时延,降低时钟频率;具有合理的存储器总线仲裁方案,可降低缓存器的大小;采用了并行...
研究了可用于高清数字电视的MPEG-2 MP@HL解码器的设计与ASIC实现.解码器芯片的最高位流速率可达到80Mbps.采用了并行流水线技术架构,可有效地减小处理时延,降低时钟频率;具有合理的存储器总线仲裁方案,可降低缓存器的大小;采用了并行总线架构,可保证足够的带宽,不需提高存储器的总线传输频率,从而减小电路的功耗.采用0.18um工艺成功进行了流片.
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关键词
MPEG-2
MP@HL
解码器
并行流水架构
HDTV
设计实现
VLSI
实时
总线仲裁
ASIC
数字电视
技术
架构
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职称材料
题名
MPEG-2MP@HL高清实时解码器的VLSI设计实现
被引量：
1
1
作者
杨宇红
王峰
董威
张文军
凌阳
邱琳
机构
上海交通大学图像通信与信息处理研究所
出处
《高技术通讯》
CAS
CSCD
北大核心
2005年第9期1-6,共6页
基金
国家高技术研究发展计划(863计划)
文摘
研究了可用于高清数字电视的MPEG-2 MP@HL解码器的设计与ASIC实现.解码器芯片的最高位流速率可达到80Mbps.采用了并行流水线技术架构,可有效地减小处理时延,降低时钟频率;具有合理的存储器总线仲裁方案,可降低缓存器的大小;采用了并行总线架构,可保证足够的带宽,不需提高存储器的总线传输频率,从而减小电路的功耗.采用0.18um工艺成功进行了流片.
关键词
MPEG-2
MP@HL
解码器
并行流水架构
HDTV
设计实现
VLSI
实时
总线仲裁
ASIC
数字电视
技术
架构
Keywords
MPEG-2MP@HL decoder, parallel ＆ pipelined architecture, HDTV
分类号
TP317 [自动化与计算机技术—计算机软件与理论]
TN764 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
MPEG-2MP@HL高清实时解码器的VLSI设计实现
杨宇红
王峰
董威
张文军
凌阳
邱琳
《高技术通讯》
CAS
CSCD
北大核心
2005
1
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