一种并行乘法器的设计与实现 被引量：3

1

作者 王新刚 樊晓桠 +1 位作者 李瑛 齐斌 《计算机应用研究》 CSCD 北大核心 2004年第7期135-137,共3页

根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer... 根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer对其进行综合 ,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快。 展开更多

关键词 并行乘法器 Booth2 WALLACE树

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32位无符号并行乘法器的设计与实现 被引量：2

2

作者 胡小龙 颜煦阳 《计算机工程与科学》 CSCD 北大核心 2010年第4期122-124,共3页

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。

关键词 并行乘法器 BOOTH算法 4压缩器 WALLACE树

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一类有限域的高效部分并行乘法器 被引量：1

3

作者 陈华锋 《计算机工程与应用》 CSCD 北大核心 2009年第19期66-67,74,共3页

提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优... 提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优设计相同的复杂度。而且,可视具体的应用情境需求对乘法器电路进行灵活配置。 展开更多

关键词 有限域 不可约三项式 部分并行乘法器

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基于16位定点DSP的并行乘法器的设计 被引量：1

4

作者 王叶辉 林贻侠 严伟 《半导体技术》 CAS CSCD 北大核心 2004年第5期101-105,共5页

设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法... 设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线。 展开更多

关键词 DSP 并行乘法器 阵列乘法器 改进型Booth编码 部分积产生器

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环绕立体声处理ASIC中并行乘法器的设计与实现

5

作者 孙涛 郑学仁 《半导体技术》 CAS CSCD 北大核心 2001年第10期26-28,32,共4页

介绍了环绕立体声处理 ＡＳＩＣ设计中的基于多路选择器结构的并行乘法器设计原理及实现方法，这种并行乘法器适合四级指令流水线结构的处理器对声音信号的实时处理。其结构规则，有利于ＶＬＳＩ设计实现并且提高了设计效率。使用ＶＨ... 介绍了环绕立体声处理 ＡＳＩＣ设计中的基于多路选择器结构的并行乘法器设计原理及实现方法，这种并行乘法器适合四级指令流水线结构的处理器对声音信号的实时处理。其结构规则，有利于ＶＬＳＩ设计实现并且提高了设计效率。使用ＶＨＤＬ语言描述并进行综合和仿真。结果表明，其占用硬件资源较省，工作频率可达４７．２ＭＨｚ。 展开更多

关键词 并行乘法器 环绕立体声 专用集成电路 电路设计

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适用于VLSI的一种并行乘法器结构

6

作者 洪一 《电讯技术》 北大核心 1989年第2期17-20,共4页

本文给出了二进制补码和无符号乘法器的通用表达式。对VLSI乘法器的结构进行了讨论。

关键词 VLSI 乘法器 信号处理 并行乘法器

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一个并行高速乘法器芯片的设计与实现 被引量：14

7

作者 罗莉 胡守仁 《计算机工程与科学》 CSCD 1997年第4期57-61,共5页

本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时。

关键词 乘法器 并行乘法器 芯片 设计

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不可约三项式有限域的高速并行比特乘法器

8

作者 李大为 龙彦辰 沈海斌 《浙江大学学报（理学版）》 CAS CSCD 北大核心 2010年第5期541-545,共5页

在移位多项式的弱共轭基底的理论推导的基础上,提出了一种有限域上的并行比特乘法器的新结构.在由不可约三项式f(x)=xm+xk+1生成的域内,此种结构的并行比特乘法器需要m2个与门和m2-1个异或门.在同样的空间复杂度下,时间复杂度降低为TA+(... 在移位多项式的弱共轭基底的理论推导的基础上,提出了一种有限域上的并行比特乘法器的新结构.在由不可约三项式f(x)=xm+xk+1生成的域内,此种结构的并行比特乘法器需要m2个与门和m2-1个异或门.在同样的空间复杂度下,时间复杂度降低为TA+(log2max{m+v,2m-1-v})TX,具有最短的关键路径. 展开更多

关键词 有限域 移位多项式基底 弱共轭基底 不可约三项式 并行乘法器

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关于乘法器自检特性的研究

9

作者 毛志刚 叶以正 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 1994年第2期48-51,共4页

在建立采用余３码的自检并行乘法器结构后，完成乘法器检测分支的设计并全面讨论乘法运算分支的自检特性，给出全加器等各子电路的自检设计要求。

关键词 并行乘法器 自检特性 电子电路

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一种高性能乘法器生成器的设计

10

作者 王田 陈健 付宇卓 《计算机工程》 CAS CSCD 北大核心 2004年第21期41-43,63,共4页

全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行了优化.最后在末级加法器阶段,生成器能根据到达的时延不同自动选择不同加法器最优的分段.在设计某些乘法... 全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行了优化.最后在末级加法器阶段,生成器能根据到达的时延不同自动选择不同加法器最优的分段.在设计某些乘法器时生成器产生的代码综合结果在面积增加10%～20%左右时比Synopsys Design Ware库里相应的乘法器快5%～9%左右. 展开更多

关键词 并行乘法器 全定制 BOOTH编码 WALLACE TREE 部分积压缩 数字信号处理

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一种64位Booth乘法器的设计与优化 被引量：2

11

作者 何军 朱英 《计算机工程》 CAS CSCD 2012年第16期253-254,共2页

针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.... 针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.64%,动态功耗和漏电功耗分别减少6.34%和11.98%,能有效减少乘法器的面积和功耗,达到预期目标。 展开更多

关键词 BOOTH编码 并行乘法器 64位乘法器 设计优化 功耗

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可重构硬件内建自测试与容错机制研究 被引量：20

12

作者 郝国锋 王友仁 +1 位作者 张砦 孙川 《仪器仪表学报》 EI CAS CSCD 北大核心 2011年第4期856-862,共7页

传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了... 传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了分层自主容错机制:在功能细胞单元内测试到逻辑故障时,先用功能细胞单元内部的空闲基本逻辑单元替代故障基本逻辑单元;当没有空闲基本逻辑单元时,则将整个故障功能细胞单元的功能重配置到距其最近的空闲功能细胞单元中,实现两层容错。以6×6并行乘法器为例,验证了新型可重构阵列能够降低容错时间复杂度并提高冗余资源利用率。 展开更多

关键词 数字电子系统 可重构硬件 细胞单元阵列 自主容错 内建自测试 并行乘法器

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适用于CCSDS标准的RS(255,223)码编码器设计 被引量：1

13

作者 包涛 许家栋 张会生 《计算机应用研究》 CSCD 北大核心 2010年第4期1430-1433,共4页

研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设... 研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设计了RS(255,223)对称结构的编码器,节约了硬件资源,给出了仿真结果图,经检验输出结果正确。采用此方法设计的RS(255,223)编码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。 展开更多

关键词 编码 现场可编程门阵列 RS码编码器 并行乘法器

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基于FPGA的卷积神经网络硬件加速器设计 被引量：5

14

作者 黄沛昱 赵强 李煜龙 《计算机应用与软件》 北大核心 2023年第3期38-44,共7页

为了提高中小规模设备卷积神经网络的推理速度,提出一种基于FPGA的卷积神经网络硬件加速器设计方案。针对模型中的卷积运算单元,该硬件加速器采用输入、输出二维循环展开和循环分块的方法,设计128个并行乘法器单元。模型的输入输出接口... 为了提高中小规模设备卷积神经网络的推理速度,提出一种基于FPGA的卷积神经网络硬件加速器设计方案。针对模型中的卷积运算单元,该硬件加速器采用输入、输出二维循环展开和循环分块的方法,设计128个并行乘法器单元。模型的输入输出接口采用双缓存设计,通过乒乓操作,降低数据传输带来的时间延迟。同时,采用16位定点量化模型中权重参数,偏置参数和输入输出特征图的像素值。实验结果表明,与通用CPU酷睿i5-4440处理器相比,在COCO数据集上准确率几乎不变的情况下,计算性能提高5.77倍。在系统时钟频率为150 MHz时,硬件加速器的计算性能达到28.88 GOPS。 展开更多

关键词 卷积神经网络 FPGA 循环展开 循环分块 并行乘法器单元 双缓存设计

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