用进位存储加法器快速实现串行乘除法和平方根计算 被引量：2

1

作者 梁政 邵志标 沈绪榜 《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第4期406-409,共4页

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（ＭＤＳ）的同步串行实现方式．乘法计算采用Ｂｏｏｔｈ算法迭代，除法与平方根计算的实现采用基４　ＳＲＴ算法，在迭代中共用商位查询表，可同步实... 为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（ＭＤＳ）的同步串行实现方式．乘法计算采用Ｂｏｏｔｈ算法迭代，除法与平方根计算的实现采用基４　ＳＲＴ算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换．为加快迭代的速度，摒弃了进位传递加法器（ＣＰＡ），而采用进位存储加法器（ＣＳＡ）来实现迭代中的加法运算．宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高１倍以上．在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗． 展开更多

关键词 进位存储加法器 串行乘除法 平方根 超大规模集成电路

在线阅读 下载PDF 职称材料

改进的共享布尔逻辑进位选择加法器设计

2

作者 吴盛林 《现代信息科技》 2024年第4期61-65,共5页

在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上... 在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上,减少了晶体管数量。该设计采用TSMC65nm工艺在Cadence中实现了4位的设计。仿真结果显示,相对于Fast Adder Module-2(FAM2)进位选择加法器,该方案的晶体管数量、功耗和功耗延时积分别降低了8.91%、8.13%和6.02%。 展开更多

关键词 进位选择加法器 晶体管数量 功耗 延迟

在线阅读 下载PDF 职称材料

基于改进型选择进位加法器的32位浮点乘法器设计 被引量：4

3

作者 刘容 赵洪深 李晓今 《现代电子技术》 2013年第16期133-136,共4页

在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出... 在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。 展开更多

关键词 修正Booth算法 Wallace树结构 选择进位加法器 浮点乘法器

在线阅读 下载PDF 职称材料

条件推测性十进制加法器的优化设计

4

作者 崔晓平 王书敏 +1 位作者 刘伟强 董文雯 《电子与信息学报》 EI CSCD 北大核心 2016年第10期2689-2694,共6页

随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行... 随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。 展开更多

关键词 十进制加法 条件推测十进制加法 并行前缀 进位选择加法器

在线阅读 下载PDF 职称材料

基于并行前缀结构的十进制加法器设计 被引量：1

5

作者 王书敏 崔晓平 《电子科技》 2016年第6期19-21,25,共4页

针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充... 针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。 展开更多

关键词 十进制加法 并行前缀结构 减6修正进位选择加法器

在线阅读 下载PDF 职称材料

32位高速复合加法器设计 被引量：2

6

作者 陶智德 林涛 林争辉 《电子工程师》 2004年第11期22-23,36,共3页

介绍了一种利用Brent Kung法和进位选择法设计的高速复合加法器 ,该加法器具有高速、面积小的特点。利用Brent Kung法设计的加法器克服了扇入、扇出问题 ,具有速度快的特点 ,但是存在占用面积大、连线多的缺点。进位选择法是对运算数提... 介绍了一种利用Brent Kung法和进位选择法设计的高速复合加法器 ,该加法器具有高速、面积小的特点。利用Brent Kung法设计的加法器克服了扇入、扇出问题 ,具有速度快的特点 ,但是存在占用面积大、连线多的缺点。进位选择法是对运算数提前做两种情况的运算 ,再通过低位的进位信号来选择正确的运算结果 ,用这种方法设计的加法器存在扇出问题 ,并且不适合用来设计运算位数较多的加法器。文中设计的加法器利用了Brent Kung法和进位选择法的各自优点。 展开更多

关键词 加法器 Brent-kung法 进位选择法 MODELSIM SYNOPSYS

在线阅读 下载PDF 职称材料

面向FPGA的16位加法器优化设计研究

7

作者 唐普英 姜书艳 张鹰 《工业和信息化教育》 2020年第8期91-94,共4页

加法器是数字系统中的一个重要部件,在FPGA中设计加法器时如何提高多位加法器的运算速度是一个关键问题。根据FPGA逻辑单元的特点,并利用单片设计中富裕的逻辑单元构建出并行设计,能够有效地缩短最长路径的运算级数。通过对16位加法器... 加法器是数字系统中的一个重要部件,在FPGA中设计加法器时如何提高多位加法器的运算速度是一个关键问题。根据FPGA逻辑单元的特点,并利用单片设计中富裕的逻辑单元构建出并行设计,能够有效地缩短最长路径的运算级数。通过对16位加法器的设计,从“串行设计”方案到“逐级分解进位选择”方案,依次研究了16位加法器的FPGA优化设计过程。研究结果表明,逐级分解进位选择与串行设计相比,虽然FPGA逻辑单元的使用量由31个增加到66个,增加了1.13倍,但信号的最长路径由16级运算缩短为5级运算,减少了68.75%,性能大为提高。 展开更多

关键词 加法器 FPGA 逻辑单元 串行设计 逐级分解进位选择

在线阅读 下载PDF 职称材料

一种43位浮点乘法器的设计 被引量：1

8

作者 谷理想 孙锋 于宗光 《微电子学与计算机》 CSCD 北大核心 2009年第6期17-20,共4页

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、... 设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz. 展开更多

关键词 乘法器 BOOTH编码 平方根进位选择加法器 舍入

在线阅读 下载PDF 职称材料

一种32位高速浮点乘法器设计 被引量：4

9

作者 周德金 孙锋 于宗光 《电子与封装》 2008年第9期35-38,共4页

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述... 文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。 展开更多

关键词 浮点乘法器 BOOTH编码 4-2压缩器 进位选择加法器

在线阅读 下载PDF 职称材料

32×32乘法器的一种设计 被引量：1

10

作者 栾玉霞 李存志 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2004年第1期16-20,共5页

介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积... 介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小. 展开更多

关键词 CSA加法器 乘法器 BOOTH算法 选择进位 芯片设计

在线阅读 下载PDF 职称材料

高速整数开方电路的流水线设计 被引量：2

11

作者 朱维乐 钱贵锁 +1 位作者 杨刚 陈伟 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第2期229-231,共3页

对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对3... 对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对32位整数进行处理,计算出相应的平方根和余数并送出,在算法上具有精度高、速度快、易实现等优点。与传统的算法相比,它完全避免了除法的迭代,从而开方速度提高了一倍左右。 展开更多

关键词 进位保存加法器 现场可编程门阵列 流水线结构 平方根

在线阅读 下载PDF 职称材料

二进制有符号码与补码的快速转换电路研究

12

作者 罗丰 吴顺君 《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第6期620-622,626,共4页

通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 ... 通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。 展开更多

关键词 二进制有符号码 二进制补码 超前进位选择加法器

在线阅读 下载PDF 职称材料

基于FPGA的高速FIR数字滤波器的设计 被引量：5

13

作者 王心焕 《现代电子技术》 2007年第15期184-187,共4页

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了... 采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。 展开更多

关键词 分布式算法 BOOTH算法 WALLACE树 超前进位加法器 进位选择加法器 流水线技术 ISE

在线阅读 下载PDF 职称材料