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基于EDT的扫描测试压缩电路优化方法
1
作者
李松
赵毅强
叶茂
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2020年第8期1601-1609,共9页
为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等...
为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。
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关键词
可
测试
性设计(DFT)
扫描
测试
压缩
测试
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测试
时间
嵌入
式
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edt
)
自动
测试
向量生成(ATPG)
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职称材料
题名
基于EDT的扫描测试压缩电路优化方法
1
作者
李松
赵毅强
叶茂
机构
天津大学微电子学院
天津市成像与感知微电子技术重点实验室
出处
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2020年第8期1601-1609,共9页
文摘
为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。
关键词
可
测试
性设计(DFT)
扫描
测试
压缩
测试
数据容量
测试
时间
嵌入
式
确定性
测试
(
edt
)
自动
测试
向量生成(ATPG)
Keywords
Design for Test(DFT)
scan test compression
test data volume
test time
Embedded Deterministic Test(
edt
)
Automatic Test Pattern Generation(ATPG)
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于EDT的扫描测试压缩电路优化方法
李松
赵毅强
叶茂
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2020
0
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