基于FPGA的小数分频器的实现 被引量：29

1

作者 刘亚海 林争辉 《现代电子技术》 2005年第3期113-114,117,共3页

介绍了一种基于 FPGA的双模前置小数分频器的分频原理及电路设计 ,并用 Verilog H DL编程 ,在 Model SimSE平台下实现分频器的仿真 ,并用 Xilinx公司的芯片 Spartan 3来实现。

关键词 小数分频器 频率合成 FPGA Verilog—HDL

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Σ-Δ在数字小数分频器中的应用

2

作者 张嗣忠 《应用科学学报》 CAS CSCD 2002年第4期396-398,共3页

分析了ΣΔ对 S/ N的改善作用 ,将ΣΔ在 A/ D中的应用引入到数字小数分频器中 ,简述了ΣΔ对小数分频器输出相位抖动的改善 ,提出用单级 ΣΔ累加器复用取代多级累加器级联的概念 .

关键词 数字小数分频器 ∑-△ 累加器 转换器 信噪比 输出频率 A/D

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基于FPGA的∑-Δ小数分频器实现 被引量：1

3

作者 丁孝永 黄培康 杨于杰 《系统工程与电子技术》 EI CSCD 北大核心 2008年第3期581-584,共4页

针对利用小数分频锁相环实现低相位噪声、高频谱纯度合成信号源的应用场合,提出了一种应用现场可编程逻辑阵列(FPGA)实现Sigma-Delta小数分频的方法。该方法利用现场可编程逻辑阵列的灵活性和常规小数分频器分频特点,在分析Sigma-Delta... 针对利用小数分频锁相环实现低相位噪声、高频谱纯度合成信号源的应用场合,提出了一种应用现场可编程逻辑阵列(FPGA)实现Sigma-Delta小数分频的方法。该方法利用现场可编程逻辑阵列的灵活性和常规小数分频器分频特点,在分析Sigma-Delta小数分频器调制原理和功率谱数学模型的基础上,实现了Sigma-Delta小数分频器。给出了实现方案的原理图和试验结果,通过硬件验证该方法的有效性。 展开更多

关键词 信号源 小数分频器 SIGMA-DELTA调制 FPGA

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小数分频及相位补偿 被引量：3

4

作者 徐亚敏 《无线电通信技术》 北大核心 1993年第1期37-44,共8页

提出二种小数分频器和二种相位补偿电路,介绍了电路实现和对环路性能的改善程度,线路简单,程控方便,集成度高。

关键词 小数分频器 相位补偿 分频器

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小数分频频率合成器及其相位补偿技术 被引量：1

5

作者 竺南直 《电讯技术》 北大核心 1992年第3期7-12,共6页

本文在简单介绍小数分频频率合成器基本原理的基础上,对其中的核心问题—相位补偿技术进行了详细研究,给出了相位点补偿、欠补偿和全补偿的概念,提出了用单片机控制实现相位全补偿的新方案。最后详细介绍了小数分频频率合成器的具体实现。

关键词 频率合成器 小数分频器 相位补偿

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应用于GNSS射频芯片的小数分频电路设计

6

作者 杨毅 黄海生 +1 位作者 李鑫 董明月 《导航定位学报》 CSCD 2020年第1期78-83,共6页

为了有效提高全球卫星导航系统(GNSS)的芯片性能,设计1种应用于GNSS射频芯片的小数分频器电路,能够实现16~255之间的小数分频:利用MASH1-1-1 Sigma-delta调制器的特性解决分频电路产生的小数杂散;并通过在调制器输入端加入1个由变形m序... 为了有效提高全球卫星导航系统(GNSS)的芯片性能,设计1种应用于GNSS射频芯片的小数分频器电路,能够实现16~255之间的小数分频:利用MASH1-1-1 Sigma-delta调制器的特性解决分频电路产生的小数杂散;并通过在调制器输入端加入1个由变形m序列产生的抖动电路,解决调制器的结构寄生问题;然后在ADS软件上针对GPS L1频点,以及4.092 MHz的中频信号与13、16.35、24.55 MHz外部参考频率之间不同的分频比,对调制器电路进行建模仿真;最后电路使用Verilog硬件语言设计实现,用Modelsim软件进行了功能仿真。仿真结果表明,小数分频器功能正确,且加入抖动后的调制器能够输出平滑、无毛刺的调制序列,能有效提高芯片性能。 展开更多

关键词 全球卫星导航系统 射频芯片 小数分频器 MASH1-1-1 Sigma-delta调制器 抖动

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用Σ-Δ调制噪声成形技术实现小数N频率合成器的设计讨论 被引量：8

7

作者 刘祖深 王积勤 《电子测量与仪器学报》 CSCD 2003年第4期20-25,共6页

本文对采用Σ -Δ调制噪声成形技术实现小数N频率合成器的设计进行了详细分析 ,讨论了小数N及锁相环路的设计 ,并给出了实验结果。

关键词 ∑-△调制 噪声成形 小数分频器

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小数N频率合成器中模拟相位内插模型设计 被引量：3

8

作者 刘祖深 王积勤 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2006年第1期160-164,共5页

介绍了小数N频率合成器中模拟相位内插技术,分析了小数分频产生的尾数调制、剩余相差和相位误差补偿模型.给出了补偿技术应用于小数N频率合成器中的方法、实际应用中的关键点以及模拟相位内插实验结果.

关键词 小数分频器 模拟相位内插 补偿技术

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用CPLD实现简易音乐发生器 被引量：6

9

作者 王思聪 康润生 《焦作工学院学报》 CAS 2001年第2期98-100,共3页

论述了如何利用数字电路设计技巧有效提高可编程器件CPLD中触发器资源利用率的方法 .研究时采用了精确小数分频器 ,将高分频倍数N ,用 2个低分频倍数K和m(K +m<N)分频器代替 ,使分频电路中使用的触发器个数大大减少 .并通过简易音乐... 论述了如何利用数字电路设计技巧有效提高可编程器件CPLD中触发器资源利用率的方法 .研究时采用了精确小数分频器 ,将高分频倍数N ,用 2个低分频倍数K和m(K +m<N)分频器代替 ,使分频电路中使用的触发器个数大大减少 .并通过简易音乐发生器的设计 ,详细论述了精确小数分频器的设计原理 ,估算了采用小数分频器方法与一般分频方法中使用触发器的数量 .阐述了在不提高外部振荡频率的前提下 ,保证各唱名频率精确度的方法 ,给出了用ABLE语言编写的实现小数分频器和控制、译码电路程序 . 展开更多

关键词 可编程器件 小数分频器 频率 音乐发生器 资源利用率 CPLD

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提高CPLD芯片资源利用率措施 被引量：2

10

作者 周百新 王思聪 《农机化研究》 北大核心 2002年第3期174-175,共2页

论述了如何利用电路设计技巧,有效提高可编程器件CPLD资源利用率的方法。研究时采用了精确小数分频器,用两个整数分频器K和m代替一个小数分频器N,使电路中使用的触发器个数大为减少。同时,给出了具体的应用例子。

关键词 CPLD芯片 资源利用率 可编程器件CPLD 小数分频器 频率

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快速完成Pascal三角形数值运算电路

11

作者 张嗣忠 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第4期572-575,共4页

介绍了典型N数字小数分频器的工作过程 ,在此基础上分析了由级联累加器实现的积分功能 .其累加器溢出按Psscal三角形数值计算 .利用计算结果可实现频率合成器的相位补偿及减小相位抖动 .最后给出了 4级Psscal三角形数值计算的实现电路... 介绍了典型N数字小数分频器的工作过程 ,在此基础上分析了由级联累加器实现的积分功能 .其累加器溢出按Psscal三角形数值计算 .利用计算结果可实现频率合成器的相位补偿及减小相位抖动 .最后给出了 4级Psscal三角形数值计算的实现电路图及模拟结果 ,分析了该电路的一些特点 .该电路已嵌入在已设计的Σ Δ调制小数分频专用集成电路中 ,采用无锡上华 0 .6μmCMOS双铝双多晶标准单元工艺制造 。 展开更多

关键词 N-数字小数分频器 累加器 相位补偿 Pascal三角形 数值计算 频率合成器 专用集成电路

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一种MASH1-1-1结构∑-Δ调制器设计及应用 被引量：1

12

作者 潘林杰 王志刚 师奕兵 《中国测试》 CAS 2010年第5期76-78,共3页

为了抑制小数分频锁相环产生的量化噪声,提高锁相环的性能,设计并实现了一种基于FPGA的MASH1-1-1结构∑-Δ调制器。根据小数分频锁相环的原理,分析了量化噪声产生的原因,详细介绍了在小数频率合成器中应用∑-Δ调制器进行噪声整形的基... 为了抑制小数分频锁相环产生的量化噪声,提高锁相环的性能,设计并实现了一种基于FPGA的MASH1-1-1结构∑-Δ调制器。根据小数分频锁相环的原理,分析了量化噪声产生的原因,详细介绍了在小数频率合成器中应用∑-Δ调制器进行噪声整形的基本原理及在FPGA中的实现方法。仿真结果表明,经过MASH1-1-1三阶∑-Δ调制器整形后的量化噪声大部分被推到频率高端,只有小部分噪声能量还留在环路带宽内,有效地提高了锁相环的性能。 展开更多

关键词 ∑-Δ调制器 小数分频器 频率合成器 现场可编程门阵列 量化噪声

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一款集成VCO宽带频率合成器 被引量：3

13

作者 梁佳琦 权海洋 +1 位作者 张佃伟 杨立 《半导体技术》 CAS 北大核心 2021年第11期854-860,共7页

采用0.35μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器。该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块。其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器... 采用0.35μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器。该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块。其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中Σ-Δ调制器模数可编程,可以精确调制多种分频值。测试结果表明,在电源电压3.3 V、工作温度-40~85℃的条件下,该芯片输出频率为137.5~4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz。芯片面积为3.8 mm×4 mm。该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景。 展开更多

关键词 锁相环(PLL) 压控振荡器(VCO) 小数分频器 相位噪声 电荷泵

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一种高频谱纯度合成信号源实现方案

14

作者 丁孝永 黄培康 冯克明 《系统工程与电子技术》 EI CSCD 北大核心 2007年第2期170-173,共4页

针对利用低相位噪声、细分辨、高频谱纯度信号产生的精密测量、信号分析等应用场合,提出了一种应用直接数字频率合成和多个锁相环相结合的高频谱纯度合成信号源实现方案。该方案利用直接数字合成、小数分频锁相、高速数字鉴频鉴相、低... 针对利用低相位噪声、细分辨、高频谱纯度信号产生的精密测量、信号分析等应用场合,提出了一种应用直接数字频率合成和多个锁相环相结合的高频谱纯度合成信号源实现方案。该方案利用直接数字合成、小数分频锁相、高速数字鉴频鉴相、低噪声环路滤波等频率合成技术来降低相位噪声、杂散和提高分辨力,使合成信号源整机的各项技术指标均有较大提高。给出了实现方案的原理图和试验结果,通过硬件验证了该方法的有效性。 展开更多

关键词 信号处理 小数分频器 鉴频鉴相器 谐波倍频器

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北斗三号射频芯片中Σ-Δ调制器电路设计

15

作者 董明月 黄海生 +1 位作者 李鑫 杨毅 《导航定位学报》 CSCD 2021年第3期118-124,共7页

为了抑制锁相环小数分频器使用过程中小数杂散的出现,在小数分频器中加入Σ-Δ调制器,将小数杂散以量化噪声的形式推到高频段,再利用锁相环的低通特性,以抑制小数杂散对锁相环输出频率的干扰。通过在小数分频器中加入经过成型处理的抖... 为了抑制锁相环小数分频器使用过程中小数杂散的出现,在小数分频器中加入Σ-Δ调制器,将小数杂散以量化噪声的形式推到高频段,再利用锁相环的低通特性,以抑制小数杂散对锁相环输出频率的干扰。通过在小数分频器中加入经过成型处理的抖动电路,在抑制调制器本身结构寄生问题的同时,降低了抖动电路引入的低频噪声对电路输出结果的影响,达到了优化导航射频芯片中锁相环性能的目的。仿真结果表明,Σ-Δ调制器的加入,解决了小数杂散,可有效地提高芯片性能。 展开更多

关键词 射频芯片 小数分频器 Σ-Δ调制器 小数杂散 抖动电路

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