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密码嵌入式处理器中高速缓存的研究与设计
1
作者
王晓燕
杨先文
陈海民
《计算机工程与设计》
CSCD
北大核心
2012年第8期3000-3005,共6页
为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现...
为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。
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关键词
密码嵌入式处理器
哈佛结构
高速缓存
双端口RAM
现场可编程逻辑
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职称材料
题名
密码嵌入式处理器中高速缓存的研究与设计
1
作者
王晓燕
杨先文
陈海民
机构
河南中医学院学生工作部
解放军信息工程大学
出处
《计算机工程与设计》
CSCD
北大核心
2012年第8期3000-3005,共6页
基金
国家自然科学基金项目(61072047)
现代通信国家重点实验室基金项目(9140C1106021006)
郑州市科技创新型科技人才队伍建设工程基金项目(096SYJH21099)
文摘
为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。
关键词
密码嵌入式处理器
哈佛结构
高速缓存
双端口RAM
现场可编程逻辑
Keywords
cryptographic embedded processor
harvard architecture
Cache
dual-port RAM
FPGA
分类号
TP309.1 [自动化与计算机技术—计算机系统结构]
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题名
作者
出处
发文年
被引量
操作
1
密码嵌入式处理器中高速缓存的研究与设计
王晓燕
杨先文
陈海民
《计算机工程与设计》
CSCD
北大核心
2012
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