寄存器传输级低功耗设计方法 被引量：6

1

作者 罗旻 杨波 +1 位作者 高德远 沈绪榜 《小型微型计算机系统》 CSCD 北大核心 2004年第7期1207-1211,共5页

随着移动设备需求量的不断增大和芯片工作速度的不断提高 ,芯片的功耗已经成为电路设计者必须考虑的问题 ,对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑 ,并且功耗所占的权重会越来越大 ... 随着移动设备需求量的不断增大和芯片工作速度的不断提高 ,芯片的功耗已经成为电路设计者必须考虑的问题 ,对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑 ,并且功耗所占的权重会越来越大 .本文主要讲述在 RTL 设计中如何实现低功耗设计 . 展开更多

关键词 低功耗设计 寄存器传输级

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面向寄存器传输级设计阶段的高效高精度功耗预测模型 被引量：2

2

作者 李康 师瑞之 +3 位作者 陈嘉伟 史江义 潘伟涛 王杰 《电子与信息学报》 EI CSCD 北大核心 2023年第9期3166-3174,共9页

功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该... 功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×10^(7)门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。 展开更多

关键词 功耗预估 卷积神经网络 寄存器传输级 超大规模集成电路

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寄存器传输级测试用例生成算法 被引量：1

3

作者 高燕 沈理 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2005年第9期2053-2060,共8页

基于控制流图数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层测试用例生成算法,并最终实现一种可行的RTL级测试生成算法.实验结果表明,在较少的测试生成时间下,该法可生成相对短的测试序列,得到与其他... 基于控制流图数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层测试用例生成算法,并最终实现一种可行的RTL级测试生成算法.实验结果表明,在较少的测试生成时间下,该法可生成相对短的测试序列,得到与其他方法相当或略差的测试效果.此外,该算法因采用了测试用例技术而具良好的灵活性. 展开更多

关键词 集成电路 自动测试生成 寄存器传输级 测试用例

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基于SystemC的寄存器传输级编程方法探讨

4

作者 洪沙 吴垣甫 《计算机工程与设计》 CSCD 北大核心 2008年第14期3752-3756,共5页

寄存器传输级建模在数字电路设计、仿真、验证过程中应用广泛。在介绍使用SystemC进行数字电路设计的优势后,详细阐述了基于SystemC的RTL设计方法。随后针对RTL设计需要较深的专业知识、代码复用率低、验证困难等问题,分析了一种计算模... 寄存器传输级建模在数字电路设计、仿真、验证过程中应用广泛。在介绍使用SystemC进行数字电路设计的优势后,详细阐述了基于SystemC的RTL设计方法。随后针对RTL设计需要较深的专业知识、代码复用率低、验证困难等问题,分析了一种计算模型——有限状态机的基本原理,并在此基础上提出了面向状态的RTL编程解决方案。两种不同方法均以通用移位寄存器的建模为例。最终通过对比仿真,展示了使用面向状态方法编程在寄存器传输级设计过程中的一系列优点。 展开更多

关键词 SYSTEMC 寄存器传输级 有限状态机 面向状态 计算模型

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寄存器传输级存储器工艺映射算法

5

作者 周海峰 林争辉 《上海交通大学学报》 EI CAS CSCD 北大核心 2002年第3期328-330,共3页

给出了用库中的一组存储器模块来综合一个源存储器模块的方法 ,该方法支持使用高层次综合和设计再利用的现代 VISI设计方法学 .定义存储器的映射为端口映射、字长映射和字数映射 ,最后把这 3个子问题综合起来形成完整的算法 .实验结果表... 给出了用库中的一组存储器模块来综合一个源存储器模块的方法 ,该方法支持使用高层次综合和设计再利用的现代 VISI设计方法学 .定义存储器的映射为端口映射、字长映射和字数映射 ,最后把这 3个子问题综合起来形成完整的算法 .实验结果表明 ,寄存器传输级工艺映射(RTLM) 展开更多

关键词 寄存器传输级 存储器 高层次综合 工艺映射 算法

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基于规则的寄存器传输级ALU工艺映射算法的研究

6

作者 周海峰 林争辉 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2002年第4期289-291,305,共4页

提出寄存器传输级工艺映射 (RTLM)算法 ,该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学 ,允许复杂的RT级组件 ,尤其是算术逻辑单元 (ALU)在设计中重用 .该映射算法使用目标ALU组件来实现源ALU组件 ,映射规则通过表格的方... 提出寄存器传输级工艺映射 (RTLM)算法 ,该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学 ,允许复杂的RT级组件 ,尤其是算术逻辑单元 (ALU)在设计中重用 .该映射算法使用目标ALU组件来实现源ALU组件 ,映射规则通过表格的方式给出 .此算法对于规则结构的数据通路特别有效 .应用k阶贪婪算法的实验结果表明 ,RTLM在高层次综合中对数据通路组件再利用是一种有效的方法 . 展开更多

关键词 高层次综合 寄存器传输级 算术逻辑单元 贪婪算法 工艺映射算法 超大规模集成电路

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门级故障到寄存器传输级故障的映射 被引量：1

7

作者 陈火军 江建慧 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第8期1061-1066,共6页

以一组 74系列集成电路产品和ISCAS85基准电路为例 ,研究了基本寄存器传输级 (RTL)元件的门级单故障到RTL故障的映射关系 .结果表明 :①对大多数电路来说 ,仅考虑电路的单个原始输出端出错将无法达到所希望的门级故障覆盖率 ;②RTL电路... 以一组 74系列集成电路产品和ISCAS85基准电路为例 ,研究了基本寄存器传输级 (RTL)元件的门级单故障到RTL故障的映射关系 .结果表明 :①对大多数电路来说 ,仅考虑电路的单个原始输出端出错将无法达到所希望的门级故障覆盖率 ;②RTL电路的实现不宜包含异或门、与或非门 (AOI)和或与非门 (OAI) ;③在选择差错模型时 ,不同功能的RTL电路需要同时考虑的差错数是不相同的 ,功能相同但仅局部逻辑结构有差别的RTL电路可以考虑相同数目的差错 .这些结论为研究超大规模集成电路的测试、容错设计与验证 ,以及基于故障注入的系统性能评估等技术提供重要依据 . 展开更多

关键词 故障模型 超大规模集成电路 门级电路 寄存器传输级电路

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基于RTL级的数字电路功耗分析 被引量：2

8

作者 李杰 谢巍 刘明业 《北京理工大学学报》 EI CAS CSCD 北大核心 2001年第1期1-5,共5页

研究从 RTL级分析数字电路的功耗 .应用信息论中熵的概念计算由 VHDL描述中抽象出的电路模型的功耗 ,并考虑输出之间的相关 .分别对单输出和多输出情况进行了分析 ,最后得到一个考虑相关的近似功耗估算公式 ,将熵与电路功耗结合起来能... 研究从 RTL级分析数字电路的功耗 .应用信息论中熵的概念计算由 VHDL描述中抽象出的电路模型的功耗 ,并考虑输出之间的相关 .分别对单输出和多输出情况进行了分析 ,最后得到一个考虑相关的近似功耗估算公式 ,将熵与电路功耗结合起来能够比较精确地估算电路功耗 . 展开更多

关键词 电路功耗 功耗估算 寄存器传输级功耗估算 熵 数字电路

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基于加权数据通路的RTL级低功耗SoC设计

9

作者 杨恒伏 田祖伟 李勇帆 《计算机科学》 CSCD 北大核心 2011年第2期293-295,共3页

低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各... 低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各路径权值控制门控信号的产生,对权值小的通路优先插入门控逻辑或合并门控逻辑,从而有效降低系统功耗。实验结果表明,该算法与已有ODC低功耗算法相比功耗平均下降8.38%,面积开销平均减少6.8%,同时数据通路的简化也使得算法计算负荷大幅下降。 展开更多

关键词 SOC 低功耗设计 寄存器传输级 加权数据通路

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Viterbi解码器RTL级设计优化 被引量：1

10

作者 喻希 《现代电子技术》 2006年第23期137-139,142,共4页

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对... 当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。 展开更多

关键词 卷积码 VITERBI解码器 寄存器传输级 数字通信系统

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优先级资源共享在RTL综合中的实现

11

作者 刘贵宅 于芳 +1 位作者 刘忠立 刁岚松 《华南理工大学学报（自然科学版）》 EI CAS CSCD 北大核心 2013年第6期23-27,共5页

针对现场可编程门阵列内部复杂算术操作资源有限、资源占用面积较大以及RTL级(寄存器传输级)综合中面积优化大多仅针对一般逻辑操作的问题,提出了一种优先级资源共享方法.该方法通过改进普通的资源共享方法,使不同时刻进行的算术逻辑单... 针对现场可编程门阵列内部复杂算术操作资源有限、资源占用面积较大以及RTL级(寄存器传输级)综合中面积优化大多仅针对一般逻辑操作的问题,提出了一种优先级资源共享方法.该方法通过改进普通的资源共享方法,使不同时刻进行的算术逻辑单元(ALU)按照相同输出、相同输入、无共同端口的优先级顺序依次进行共享.实验结果表明:该方法不仅可以减小ALU的个数,达到面积优化的效果,而且和普通的资源共享方法相比,其所需多路选择器更少,时序结果更好,还能避免数据流冲突. 展开更多

关键词 资源共享 现场可编程门阵列 寄存器传输级 综合 算术逻辑单元 面积优化

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RTL验证中的混合可满足性求解 被引量：11

12

作者 邓澍军 吴为民 边计年 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第3期273-278,285,共7页

RTL混合可满足性求解方法分为基于可满足性模理论(SMT)和基于电路结构搜索两大类.前者主要使用逻辑推理的方法,目前已在处理器验证中得到了广泛的应用,主要得益于SMT支持用于描述验证条件的基础理论;后者能够充分地利用电路中的约束信息... RTL混合可满足性求解方法分为基于可满足性模理论(SMT)和基于电路结构搜索两大类.前者主要使用逻辑推理的方法,目前已在处理器验证中得到了广泛的应用,主要得益于SMT支持用于描述验证条件的基础理论;后者能够充分地利用电路中的约束信息,因而求解效率较高.介绍了每一大类中的典型研究及其所采用的重要策略,以及RTL可满足性求解方面的研究进展. 展开更多

关键词 形式验证 寄存器传输级 可满足性 可满足性模理论

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完全RTL的故障数目预测及故障覆盖率计算 被引量：2

13

作者 陈志冲 周锦锋 倪光南 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2004年第8期1085-1089,共5页

在超大规模集成电路设计过程中 ,门级故障仿真通常因仿真速度太慢而不能满足市场需求 ,因此近年来寄存器传输级 (RTL)故障仿真成了一个研究热点 已有的RTL的故障模型和故障仿真方法在计算系统的故障覆盖率时 ,对故障数目或者加权系数... 在超大规模集成电路设计过程中 ,门级故障仿真通常因仿真速度太慢而不能满足市场需求 ,因此近年来寄存器传输级 (RTL)故障仿真成了一个研究热点 已有的RTL的故障模型和故障仿真方法在计算系统的故障覆盖率时 ,对故障数目或者加权系数的计算需要将RTL设计综合到门级 文中在信号位宽和运算符类型的基础上 ,提出了一种在RTL预测故障数的手段 ,并由此得到完全RTL的故障覆盖率计算方法 展开更多

关键词 rtl 故障数目预测 故障覆盖率计算 超大规模集成电路 寄存器传输级 故障模型 加权系数

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基于TLM2.0的SPARC事务级建模 被引量：2

14

作者 周海洋 葛宁 +1 位作者 于立新 李玉红 《计算机工程》 CAS CSCD 北大核心 2011年第14期248-250,253,共4页

为提高可扩展处理器体系结构(SPARC)的设计抽象层次和仿真速度,设计一种符合第8版SPARC(SPARC V8)的事务级模型。该模型基于TLM2.0标准,采用解释型指令集仿真方法实现程序执行。通过构建验证环境,证明该事务级模型能够正确运行并跟踪SPA... 为提高可扩展处理器体系结构(SPARC)的设计抽象层次和仿真速度,设计一种符合第8版SPARC(SPARC V8)的事务级模型。该模型基于TLM2.0标准,采用解释型指令集仿真方法实现程序执行。通过构建验证环境,证明该事务级模型能够正确运行并跟踪SPARC V8程序,仿真速度比寄存器传输级提高2个数量级。 展开更多

关键词 可扩展处理器体系结构 事务级模型 指令集仿真 仿真速度 寄存器传输级

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RTL综合中FPGA片上RAM工艺映射 被引量：4

15

作者 李艳 张东晓 于芳 《电子学报》 EI CAS CSCD 北大核心 2016年第11期2660-2667,共8页

RAM(Random-Access-Memory,随机存储器)是FPGA(Field Programmable Gate Arrays)片上最重要的宏单元之一,RTL(Register-Transfer-Level)综合对FPGA开发中RAM的有效利用起至关重要作用.本文针对RTL综合中RAM源描述和目标结构多样化带来... RAM(Random-Access-Memory,随机存储器)是FPGA(Field Programmable Gate Arrays)片上最重要的宏单元之一,RTL(Register-Transfer-Level)综合对FPGA开发中RAM的有效利用起至关重要作用.本文针对RTL综合中RAM源描述和目标结构多样化带来的技术难题,提出了一种RAM工艺映射方法,即建立工艺无关的RAM统一模型,在模型基础上通过建模、模式匹配、造价计算、绑定四步实现.该方法应用于RTL综合,可以将多种RAM源描述有效地映射到最佳类型和数量的FPGA片上RAM资源.实验数据表明采用该方法实现的RAM工艺映射效果和主流FPGA综合工具——Synplify和XST相当,该模块已经集成在自主开发的RTL综合工具——Hqsyn中并实现商用. 展开更多

关键词 现场可编程门阵列 寄存器传输级综合 片上随即存储器 工艺映射

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一种面向测试的RTL行为抽象与蕴含方法 被引量：1

16

作者 尹志刚 李华伟 李晓维 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1199-1203,共5页

针对寄存器传输级 (registertransferlevel,RTL)行为的抽象 ,提出了一种层次化的带条件的表示 .这种抽象的行为是面向测试的 ,它不仅表达简单 ,而且能很方便地进行蕴含操作 .通过抽象 ,电路可以规范为行为集 ,并代替电路本身进行功能测... 针对寄存器传输级 (registertransferlevel,RTL)行为的抽象 ,提出了一种层次化的带条件的表示 .这种抽象的行为是面向测试的 ,它不仅表达简单 ,而且能很方便地进行蕴含操作 .通过抽象 ,电路可以规范为行为集 ,并代替电路本身进行功能测试向量的生成 .在测试生成过程中 ,大量地应用蕴含操作可以使其中的行为得到简化 ,并极大地提高了系统的效率 . 展开更多

关键词 抽象 蕴含 寄存器传输级 行为描述 测试向量 集成电路 芯片测试

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Verilog RTL模型 被引量：5

17

作者 沈理 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1194-1198,共5页

VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级... VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 . 展开更多

关键词 Verilogrtl模型 VERILOG硬件描述语言 寄存器传输级模型 逻辑模拟 高层次测试 集成电路芯片 芯片测试

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重用控制器综合技术实现RTL综合

18

作者 谢巍 袁媛 刘明业 《北京理工大学学报》 EI CAS CSCD 北大核心 2001年第1期24-27,52,共5页

讨论在 RTL综合中重用高级综合中控制器综合技术的可行性 .提出一种通过将RTL描述划分为时序逻辑与组合逻辑后 ,重用控制器综合中的组合逻辑综合和时序逻辑综合实现 RTL综合的方法 .此方法有效地利用了已有的成熟技术 ,为缩短

关键词 rtl综合 高级综合 控制器综合 组合逻辑 时序逻辑 寄存器传输级

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RTL验证框架——HRV

19

作者 郭阳 李暾 +2 位作者 李思昆 朱丹 梁磊 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2004年第11期1580-1583,共4页

设计并实现了一个RTL覆盖率驱动的验证框架HRV ,它集成了自主开发的基于程序切片技术的设计抽取器、基于VCD文件的代码覆盖率分析器以及基于路径和基于断言的模拟矢量自动生成方法 实验结果表明 ,HRV通过集成多种验证工具 ,提高了模拟... 设计并实现了一个RTL覆盖率驱动的验证框架HRV ,它集成了自主开发的基于程序切片技术的设计抽取器、基于VCD文件的代码覆盖率分析器以及基于路径和基于断言的模拟矢量自动生成方法 实验结果表明 ,HRV通过集成多种验证工具 ,提高了模拟验证效率 。 展开更多

关键词 超大规模集成电路 寄存器传输级 模拟矢量自动生成 覆盖率分析

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基于RTL行为模型的测试产生及时延测试方法(英)

20

作者 李华伟 李忠诚 《中国科学院研究生院学报》 CAS CSCD 2002年第2期198-201,共4页

寄存器传输级(RTL)测试产生及时延测试是当今集成电路(IC)测试技术中亟待解决的问题和研究的热点.首先从IC逻辑测试的测试产生和IC时延测试方法这两个方面系统地综述了测试产生和时延测试领域迄今为止的主要研究成果.在RTL行为描述的测... 寄存器传输级(RTL)测试产生及时延测试是当今集成电路(IC)测试技术中亟待解决的问题和研究的热点.首先从IC逻辑测试的测试产生和IC时延测试方法这两个方面系统地综述了测试产生和时延测试领域迄今为止的主要研究成果.在RTL行为描述的测试产生方面,提出了新的RTL行为模型的描述方法:行为阶段聚类描述,并提出了基于聚类的测试产生技术.将这些技术集成到RTL级ATPG系统ATCLUB中,在提高测试产生效率及缩短测试长度方面效果显著.在IC时延测试方面,提出了一种新的可变双观测点的时延测试方法。基于该方法提出了新的时延故障诊断方法,实现和完善了可变双观测点的时延测试系统DTwDO.DTwDO提供了从时延测试到故障诊断等一系列测试工具,有效减少了测试通路数,提高了故障覆盖率,并有很高的故障定位成功率. 展开更多

关键词 rtl行为模型 测试产生 时延测试 寄存器传输级 有限状态机 自动测试向量产生 故障诊断 集成电路测试

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