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H.264/AVC编码器中运动估计的低代价VLSI实现(英文)
1
作者
王腾
王新安
+1 位作者
谢峥
胡子一
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2014年第4期768-780,共13页
通过对运动估计算法进行优化,提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度,实现具有低硬件代价和存储访问的快速运动估计。该设计在SMI...
通过对运动估计算法进行优化,提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度,实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合,时钟频率可达到167 MHz,消耗181.7 K逻辑门和13.8 KB存储,相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。SMIC 65 nm工艺下,整个芯片面积为1.74 mm×1.74 mm,工作频率为350 MHz,可以支持实时高清(1080P@60fps)编码。
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关键词
H
264
AVC
运动估计
流水线结构
实时高清编码
VLSI
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职称材料
题名
H.264/AVC编码器中运动估计的低代价VLSI实现(英文)
1
作者
王腾
王新安
谢峥
胡子一
机构
北京大学深圳研究生院集成微系统科学工程与应用重点实验室
中国科学院微电子研究所
出处
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2014年第4期768-780,共13页
文摘
通过对运动估计算法进行优化,提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度,实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合,时钟频率可达到167 MHz,消耗181.7 K逻辑门和13.8 KB存储,相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。SMIC 65 nm工艺下,整个芯片面积为1.74 mm×1.74 mm,工作频率为350 MHz,可以支持实时高清(1080P@60fps)编码。
关键词
H
264
AVC
运动估计
流水线结构
实时高清编码
VLSI
Keywords
H.264/AVC
motion estimation
pipeline architecture
real-time I-ID encoding
VLSI implementation
分类号
TN919.81 [电子电信—通信与信息系统]
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题名
作者
出处
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1
H.264/AVC编码器中运动估计的低代价VLSI实现(英文)
王腾
王新安
谢峥
胡子一
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2014
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