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低FPGA硬件资源消耗的SC-FDE定时同步方案研究
1
作者
胡海勤
韩文璇
张锐
《现代电子技术》
2025年第19期77-83,共7页
随着SC-FDE通信系统的日益复杂化,通信系统的硬件实现方案与FPGA有限的硬件资源间的矛盾越发突出。文中提出一种去信号归一化短序列SC-FDE定时同步算法。该算法要求将SC-FDE信号的定时同步序列内容改造为连续三段相同的m序列,同时序列...
随着SC-FDE通信系统的日益复杂化,通信系统的硬件实现方案与FPGA有限的硬件资源间的矛盾越发突出。文中提出一种去信号归一化短序列SC-FDE定时同步算法。该算法要求将SC-FDE信号的定时同步序列内容改造为连续三段相同的m序列,同时序列总长度保持不变。该算法虽然相比传统互相关算法在低性噪比AWGN信道中有0.5 dB的性能损失,但基于该算法的FPGA实现方案对比基于传统互相关SC-FDE定时同步算法的FPGA实现方案,能够节约高达70.2%的查找表、60.4%的寄存器和全部的数字信号处理单元。所提算法与实现方案能够缓解一些SC-FDE通信系统正面临的FPGA硬件资源不足、硬件成本过高的困境。
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关键词
单载波频域均衡
定时
同步算法
资源节省
FPGA
互相关
定时度量函数
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题名
低FPGA硬件资源消耗的SC-FDE定时同步方案研究
1
作者
胡海勤
韩文璇
张锐
机构
中国电子科技集团公司第五十研究所
出处
《现代电子技术》
2025年第19期77-83,共7页
文摘
随着SC-FDE通信系统的日益复杂化,通信系统的硬件实现方案与FPGA有限的硬件资源间的矛盾越发突出。文中提出一种去信号归一化短序列SC-FDE定时同步算法。该算法要求将SC-FDE信号的定时同步序列内容改造为连续三段相同的m序列,同时序列总长度保持不变。该算法虽然相比传统互相关算法在低性噪比AWGN信道中有0.5 dB的性能损失,但基于该算法的FPGA实现方案对比基于传统互相关SC-FDE定时同步算法的FPGA实现方案,能够节约高达70.2%的查找表、60.4%的寄存器和全部的数字信号处理单元。所提算法与实现方案能够缓解一些SC-FDE通信系统正面临的FPGA硬件资源不足、硬件成本过高的困境。
关键词
单载波频域均衡
定时
同步算法
资源节省
FPGA
互相关
定时度量函数
Keywords
SC⁃FDE
timing synchronization algorithm
resource saving
FPGA
cross⁃correlation
timing evaluation function
分类号
TN923-34 [电子电信]
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题名
作者
出处
发文年
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1
低FPGA硬件资源消耗的SC-FDE定时同步方案研究
胡海勤
韩文璇
张锐
《现代电子技术》
2025
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