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智联计算网络技术发展研究 被引量:1
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作者 李丹 胡宇翔 +2 位作者 潘恒 张建辉 邬江兴 《中国工程科学》 CSCD 北大核心 2023年第6期39-48,共10页
算网融合的理念和技术处于发展初期,相应计算任务调度、网络互联也处于“脱节”状态,因而把握智联计算网络技术发展趋势并提出自主创新的战略构想及发展路线成为亟需。本文分析了现有信息网络技术面临的挑战,提炼出网络与计算融合发展... 算网融合的理念和技术处于发展初期,相应计算任务调度、网络互联也处于“脱节”状态,因而把握智联计算网络技术发展趋势并提出自主创新的战略构想及发展路线成为亟需。本文分析了现有信息网络技术面临的挑战,提炼出网络与计算融合发展的主要趋势;论证形成我国自主创新的智联计算网络核心架构,精准阐明智联计算网络的发展目标与预期效益;深入剖析智联计算网络技术发展路线,涵盖多样化协议支撑、“网-算-存”一体化控制、服务功能智能编排、内生安全构造等智联计算网络关键技术布局,智慧园区网络场景、垂直行业网络场景、数据中心网络场景等智联计算网络示范应用。研究建议,深入创新智联计算网络技术体系,广泛部署智联计算网络示范应用,加速推动智联计算网络产品落地,以此促进智联计算网络技术的演进与应用。 展开更多
关键词 智联计网络 多样化协议 “网--一体化 服务功能智能编排 内生安全
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基于28nm MOSFET集成RNVM的1T1R纳米阵列器件可靠性研究 被引量:1
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作者 徐顺 陈冰 《电子测量技术》 北大核心 2024年第14期18-25,共8页
针对下一代新型纳米电子器件应用可靠性,设计制备了基于28 nm CMOS工艺MOSFET有源集成RNVM的存算一体化1T1R纳米阵列器件,测试评价了其在开关比(107-8)、操作电压(±1 V)、存储窗口等方面的综合电学性能,并设计实施了专门的可靠性... 针对下一代新型纳米电子器件应用可靠性,设计制备了基于28 nm CMOS工艺MOSFET有源集成RNVM的存算一体化1T1R纳米阵列器件,测试评价了其在开关比(107-8)、操作电压(±1 V)、存储窗口等方面的综合电学性能,并设计实施了专门的可靠性试验。结果表明1T1R纳米阵列器件存在MOSFET Ion、Ileak应力退化-44.90%、751.64%以及RRAM循环耐受过程反向硬击穿等不单独出现于分立器件的特有失效现象。分析微观器件物理,得出1T1R纳米阵列器件因其独特结构特征和操作模式下复杂微观交互机制引发高源漏电压和弱栅控条件下特有可靠性原理的结论。提出了专门测试调控方案以提高1T1R纳米阵列器件可靠性。为解决28 nm及以下节点CMOS逻辑器件集成纳米RNVM技术引发的特有可靠性问题提供参考。 展开更多
关键词 新型纳米电子器件 1T1R存算一体化 MOSFET RNVM 28nm制程 可靠性测试 器件物理
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一种新型忆阻乘法器 被引量:1
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作者 严利民 解于丰 《半导体技术》 CAS 北大核心 2023年第9期793-799,811,共8页
在众多存算一体化技术中,忆阻因为其纳米级尺寸和非易失性受到了广泛的关注,而忆阻状态逻辑由于其输入、输出均由忆阻阻值表示的特性被认为是真正实现存算一体化的忆阻数字逻辑。基于前人忆阻状态逻辑的研究,提出了新型的单循环广播操... 在众多存算一体化技术中,忆阻因为其纳米级尺寸和非易失性受到了广泛的关注,而忆阻状态逻辑由于其输入、输出均由忆阻阻值表示的特性被认为是真正实现存算一体化的忆阻数字逻辑。基于前人忆阻状态逻辑的研究,提出了新型的单循环广播操作方法和反向进位保存加法移位(ICSAS)乘法器,通过在传统的进位保存加法移位乘法器中插入反向输入和输出的进位保存加法器优化延迟和忆阻数量消耗。基于VTEAM模型使用LTspice进行仿真验证,仿真结果证明,与存内乘法器(MultPIM)相比,提出的ICSAS乘法器在忆阻数量和所用循环数上均有较大提升,对比N bit乘法器,可将消耗循环数从O(Nlog_(2)N)降低至O(N),消耗忆阻数量从14N-7减少至10N-4。 展开更多
关键词 存算一体化 忆阻 状态逻辑 乘法器 反向进位保加法器
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