-
题名EPIC微体系结构的存储级并行执行模型的研究
被引量：1
- 1
-
-
作者
邓让钰
陈海燕
邢座程
谢伦国
曾献君
-
机构
国防科学技术大学计算机学院
-
出处
《计算机学报》
EI
CSCD
北大核心
2007年第1期74-80,共7页
-
基金
国家"八六三"高技术研究发展计划项目基金(2002AA110020)
国家自然科学基金(90207011)资助.
-
文摘
描述了一种可以有效提高存储级并行(Memory Level Parallelism,MLP)的指令优化锁步执行模型———OLSM(Opti mized Lock-Step execution Model)执行模型,并建立了一种能体现OLSM模型思想的层次存储结构.OLSM允许显示并行指令计算(Explicit Parallel Instruction Computing,EPIC)微处理器实现一定程度的乱序执行,解决了传统超长指令字(Very Long Instruction Word,VLI W)锁步执行的缺陷,可以充分利用结构中的大量计算和存储资源,最大化隐藏存储延迟、提高MLP.
-
关键词
显示并行指令计算
单位延迟
非单位延迟
存储级并行
优化的锁步执行模型
-
Keywords
EPIC
unit access latency
non-unit access latency
memory level parallelism
optimized lock-step execution model
-
分类号
TP302
[自动化与计算机技术—计算机系统结构]
-
-
题名存储级并行与处理器微体系结构
- 2
-
-
作者
谢伦国
刘德峰
-
机构
国防科学技术大学计算机学院
-
出处
《计算机学报》
EI
CSCD
北大核心
2011年第4期694-704,共11页
-
基金
国家自然科学基金(61070036)资助
-
文摘
随着处理器和主存之间性能差距的不断增大,长延迟访存成为影响处理器性能的主要原因之一.存储级并行通过多个访存并行执行减少长延迟访存对处理器性能的影响.文中回顾了存储级并行出现的背景,介绍了存储级并行的概念及其与处理器性能模型之间的关系;分析了限制处理器存储级并行的主要因素;详细综述了提高处理器存储级并行的各种技术,进行了分析比较;最后分析讨论了该领域研究存在的问题和进一步的研究方向.
-
关键词
存储级并行
微体系结构
Runahead
检查点
值预测
-
Keywords
memory-level parallelism
microarchitecture
runahead
checkpoint
value prediction
-
分类号
TP393
[自动化与计算机技术—计算机应用技术]
-
-
题名基于存储级并行的同时多线程电压紧急容错技术
被引量：1
- 3
-
-
作者
胡杏
潘送军
胡瑜
李晓维
-
机构
中国科学院计算技术研究所计算机体系结构国家重点实验室
中国科学院大学
-
出处
《计算机学报》
EI
CSCD
北大核心
2013年第5期1065-1075,共11页
-
基金
国家自然科学基金(61076018
61274030)
国家"九七三"重点基础研究发展规划项目基金(2011CB302503)资助~~
-
文摘
时钟门控等低功耗技术引起的电流波动以及供电网络上的寄生阻抗效应,共同形成感应噪声(di/dt),引起供电电压波动.过大的电压波动可能引发时延故障并影响系统正确运行,被称之为电压紧急.文章分析了同时多线程处理器中电压紧急与程序访存行为之间的关系,结合程序的存储级并行性,提出了一种线程调度方法以减少电压紧急对系统性能的影响.实验结果表明,与flush方法相比,所提方法在双线程环境下平均减少21.7%的电压紧急,在四线程环境下平均减少25.2%的电压紧急,并能够有效提高同时多线程处理器的公平性.
-
关键词
电压紧急
感应噪声
同时多线程
存储级并行
-
Keywords
voltage emergency
inductive noise, simultaneously multithreading
memory level parallelism
-
分类号
TP393
[自动化与计算机技术—计算机应用技术]
-
-
题名乱序执行机器上的load指令调度
- 4
-
-
作者
周谦
冯晓兵
张兆庆
-
机构
中国科学院计算技术研究所系统结构重点实验室
-
出处
《计算机科学》
CSCD
北大核心
2007年第11期298-300,F0003,共4页
-
文摘
随着处理器和存储器速度差距的不断拉大,访存指令尤其是频繁cache miss的指令成为影响性能的重要瓶颈。编译器由于无法得知访存指令动态执行的拍数,一般假定这些指令的延迟为cache命中或者cache miss的延迟,所以并不准确。我们引入cache profiling技术来收集访存指令运行时的cache miss或者命中的信息,利用这些信息来计算访存的延迟。乱序机器上硬件的指令调度对于发射窗口内的指令能进行很好的动态调度,编译器则对更长的范围内的指令调度更有优势。在reorder buffer中cache miss一旦发生,容易引起reorder buffer满,导致流水线阻塞。调度容易cache miss的指令,使其并行执行,从而隐藏cache miss的长延迟,就可以提高程序性能。因此,我们针对load指令,一方面修改频繁miss的指令的延迟,一方面修改调度策略,提高存储级并行度。实验证明,我们的调度对于bzip2有高达4.8%的提升,art有4%的提升,整体平均提高1.5%。
-
关键词
指令调度
CACHE
PROFILING
存储级并行
-
Keywords
Scheduling, Cache profiling, MLP
-
分类号
TP314
[自动化与计算机技术—计算机软件与理论]
-
-
题名一种Runahead执行的改进算法
- 5
-
-
作者
刘德峰
谢伦国
-
机构
国防科技大学计算机学院
-
出处
《计算机工程与科学》
CSCD
北大核心
2009年第A01期84-87,共4页
-
文摘
Runahead执行技术能够显著地提高计算机系统的存储级并行,而无需对处理器结构做出较大改动。但Runahead执行处理器要比传统处理器多执行很多指令,最多是正常执行指令数的三倍以上,大大增加了处理器的功耗。本文通过分析发现Runahead执行在预执行阶段会执行大量的无效指令,据此提出一种减少无效指令的方法来提高Runa-head执行处理器的效率。通过实验分析,在性能影响较小的情况下,该方法最多可以减少50%的Runahead执行处理器在预执行阶段执行的无效指令。
-
关键词
Runahead执行
存储级并行
cache不命中
检查点
-
Keywords
Runahead execution
memory-level parallelism
cache miss
checkpoint
-
分类号
TP301
[自动化与计算机技术—计算机系统结构]
-
