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存储器管理部件的研究
被引量：
1
1
作者
李树国
刘诗斌
+1 位作者
高德远
樊晓桠
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2000年第3期357-359,共3页
存储器管理部件 MMU( memory managementunit)的速度直接影响微处理器的性能 ,提高存储器管理部件的速度是本文的设计目标。文中提出了存储器管理部件 MMU设计方法 ,论述了虚拟地址空间映射到物理地址空间逻辑关系 ,确定了 MMU是由暂存...
存储器管理部件 MMU( memory managementunit)的速度直接影响微处理器的性能 ,提高存储器管理部件的速度是本文的设计目标。文中提出了存储器管理部件 MMU设计方法 ,论述了虚拟地址空间映射到物理地址空间逻辑关系 ,确定了 MMU是由暂存器、加法器、段测试电路、高速缓存器 CACHE和地址锁存器 latcher组成 ,给出了 MMU的数据通路和控制通路。经 EDA工具Synopsys仿真 ,结果显示传送于数据通路上的三种类型的操作数在控制流的作用下形成物理地址的时间是 1 .6个处理器周期 ,低于微处理器的最短存储器访问周期 ( 2 )
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关键词
存储器管理部件
MMU
运算速度
微处理器
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职称材料
题名
存储器管理部件的研究
被引量：
1
1
作者
李树国
刘诗斌
高德远
樊晓桠
机构
西北工业大学航空微电子中心
出处
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2000年第3期357-359,共3页
基金
"九五"预研课题!(8.1.3.5 )
航空科学基金! (97F5 3133
文摘
存储器管理部件 MMU( memory managementunit)的速度直接影响微处理器的性能 ,提高存储器管理部件的速度是本文的设计目标。文中提出了存储器管理部件 MMU设计方法 ,论述了虚拟地址空间映射到物理地址空间逻辑关系 ,确定了 MMU是由暂存器、加法器、段测试电路、高速缓存器 CACHE和地址锁存器 latcher组成 ,给出了 MMU的数据通路和控制通路。经 EDA工具Synopsys仿真 ,结果显示传送于数据通路上的三种类型的操作数在控制流的作用下形成物理地址的时间是 1 .6个处理器周期 ,低于微处理器的最短存储器访问周期 ( 2 )
关键词
存储器管理部件
MMU
运算速度
微处理器
Keywords
memory management unit (MMU), cache, adder, CPU cycle
分类号
TP333 [自动化与计算机技术—计算机系统结构]
TP368.1 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
存储器管理部件的研究
李树国
刘诗斌
高德远
樊晓桠
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2000
1
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