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多时钟域数据传递的FPGA实现 被引量：6
1
作者 鲁玲 《现代电子技术》 2007年第21期130-132,共3页
分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在XilinxISE6.0环境下用Mo... 分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在XilinxISE6.0环境下用Modelsim5.7进行了逻辑仿真,结果表明系统稳定可靠。 展开更多
关键词 多时钟域 亚稳态 FPGA 异步信号 FIFO
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SOPC设计中多时钟域间的数据传递 被引量：2
2
作者 王春玲 《山东农业大学学报（自然科学版）》 CSCD 北大核心 2008年第4期643-647,共5页
研究可编程系统芯片(SOPC)设计中常见的多时钟域间的数据传递。分析多时钟域间亚稳态的产生机理和危害,并讨论消除亚稳态的参数约束和多时钟域数据传递的不同形式。针对常用的同步化策略,提出六种数据可靠传递的方法,并简析其应用特点。
关键词 多时钟域 数据传递 亚稳态 同步化
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多模式多时钟域芯片的物理设计方法 被引量：2
3
作者 覃晓莹 郑湘南 +1 位作者 王政集 粟涛 《中山大学学报（自然科学版）》 CAS CSCD 北大核心 2015年第3期14-18,25,共6页
为了降低测试成本和难度,提高质量和成品率,量产芯片一般包含存储器内建自测试(MBIST)模式和扫描链测试(Scan Chain Test)模式。另一方面,随着芯片集成的功能不断增多,设计时一般会采用多个不同时钟。针对这种情况,本文提出了一种通过... 为了降低测试成本和难度,提高质量和成品率,量产芯片一般包含存储器内建自测试(MBIST)模式和扫描链测试(Scan Chain Test)模式。另一方面,随着芯片集成的功能不断增多,设计时一般会采用多个不同时钟。针对这种情况,本文提出了一种通过改变时序约束,实现此类芯片多模式归一化的物理设计方法,称为混合模式(Mix-mode)。把该方法运用到一款基于130 nm工艺的视频后处理专用芯片上,采用Synopsys IC Compiler(ICC)工具进行布局布线。结果表明,与采用ICC工具提供的多模式(Multi-Mode)设计方法相比,采用该方法完成的物理版图在工具运行时间、时序、功耗、面积、总线长等方面都有更好的结果。 展开更多
关键词 多模式 多时钟域 跨时钟路径 物理设计
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多时钟域处理器架构的性能和功耗分析 被引量：2
4
作者 朱晓冬 王世明 《计算机工程》 EI CAS CSCD 北大核心 2005年第24期75-77,共3页
研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需... 研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需求动态地调整,可以平均节省约20%的功耗。此外分析了全局异步局部同步时钟方案的结构及电压和工作频率调整的算法,并给出用SimpleScalar和Wattch仿真工具得到的仿真结果。 展开更多
关键词 处理器 多时钟域 低功耗
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多时钟域的异步信号的参考解决 被引量：4
5
作者 袁伟 赵勇 《现代电子技术》 2006年第16期136-138,142,共4页
在ASIC设计中,不同的模块往往工作在不同的频率下,在一个芯片上采用单时钟设计基本上是不可能实现的。多时钟域的设计是SOC设计中的一个重要环节。分析了多时钟域设计中异步信号的产生以及带来的亚稳定性对整个电路性能和功能的影响,提... 在ASIC设计中,不同的模块往往工作在不同的频率下,在一个芯片上采用单时钟设计基本上是不可能实现的。多时钟域的设计是SOC设计中的一个重要环节。分析了多时钟域设计中异步信号的产生以及带来的亚稳定性对整个电路性能和功能的影响,提出了采用同步器,握手通信协议,FIFO等方法减小亚稳定性概率和其影响的措施,并且给出了实用电路图并进行了实现,从而使得电路能够在多时钟域下更加健壮和稳定。 展开更多
关键词 多时钟域 亚稳定性 异步信号 单时钟设计
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异步FIFO的设计与验证 被引量：12
6
作者 彭莉 秦建业 付宇卓 《计算机工程与应用》 CSCD 北大核心 2005年第3期98-101,共4页
多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面... 多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。 展开更多
关键词 多时钟域 亚稳态 异步FIFO 格雷码 空满信号
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空间高速总线SpaceWire节点的设计与实现 被引量：5
7
作者 陈大羽 王琨 +2 位作者 李涛 雷宁 武文波 《航天返回与遥感》 2010年第4期58-64,共7页
根据SpaceWire总线的组成结构以及采用的数据-滤波编解码技术,针对SpaceWire节点需要与主机设备、SpaceWire接口设备进行异步交互的特点,文章给出了一种SpaceWire节点的高效实现方案。首先,该方案在硬件设计中采用了SpaceWire节点的多... 根据SpaceWire总线的组成结构以及采用的数据-滤波编解码技术,针对SpaceWire节点需要与主机设备、SpaceWire接口设备进行异步交互的特点,文章给出了一种SpaceWire节点的高效实现方案。首先,该方案在硬件设计中采用了SpaceWire节点的多时钟域设计,使得节点整体性能得以显著提升;第二,采用双倍数据速率寄存器设计来降低SpaceWire节点发送端设计难度,解决了高速数据发送问题;第三,采用手动布局接收端的底层器件来满足时序要求,解决了高速数据接收问题;第四,计算出接收端RX FIFO的理论读出时钟频率指导硬件程序设计。在此基础上,采用SpaceWire节点的点对点数据传输实验对文章设计验证,结果表明文章给出的方案可以工作在240MHz时钟频率下,满足空间高速数据传输中高可靠性、低误码率和低复杂度的要求。 展开更多
关键词 总线节点设计 数据-滤波编码 多时钟域设计 现场可编程逻辑阵列 航天应用
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一种基于寄存器翻转时刻随机化的抗DPA攻击技术 被引量：3
8
作者 乐大珩 齐树波 +1 位作者 李少青 张民选 《计算机研究与发展》 EI CSCD 北大核心 2012年第3期491-498,共8页
在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的... 在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的随机变化.针对跨时钟域的数据和控制信号,提出了需要满足的时序约束条件的计算方法,同时还分析了不同时钟频率对寄存器翻转时刻随机化程度的影响.以AES密码算法协处理器为例,实现了所提出的寄存器翻转时刻随机化技术,通过实验模拟的方法验证了理论分析的正确性.实验结果显示,在合理选择电路工作时钟频率的情况下,所提出的技术能够有效提高密码算法电路的抗DPA攻击性能. 展开更多
关键词 差分功耗攻击 高级加密标准 防护技术 随机化 多时钟域
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一种消除异步电路亚稳态的逻辑控制方法 被引量：4
9
作者 樊民革 赵剡 《电子测量技术》 2008年第10期24-27,共4页
本文分析了异步电路中亚稳态产生的原因和危害,比较了几种常用的降低亚稳态发生概率的设计方法,针对这些方法不能彻底消除亚稳态的不足,设计了一种消除亚稳态的外部逻辑控制器——"半拍错位同步器",通过附加的高频时钟和D触发... 本文分析了异步电路中亚稳态产生的原因和危害,比较了几种常用的降低亚稳态发生概率的设计方法,针对这些方法不能彻底消除亚稳态的不足,设计了一种消除亚稳态的外部逻辑控制器——"半拍错位同步器",通过附加的高频时钟和D触发器,将异步时钟分别同步到高频时钟的上升沿和下降沿,使得过于接近的异步时钟在时间上拉开适当的间隔,只要选择适当的延迟时间和高频时钟,便能彻底消除亚稳态的发生。 展开更多
关键词 多时钟域 异步电路 亚稳态 半拍错位同步器
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改进的共享锁存器同步器的设计和应用
10
作者 冯华星 李晓江 《半导体技术》 CAS CSCD 北大核心 2010年第9期918-922,共5页
随着设计复杂度的提高,当前SOC系统的集成能力空前提高,SOC的设计面临巨大的挑战。针对多时钟域之间的亚稳态现象,分析了亚稳态产生的原因,介绍了几种同步器的工作原理,比较了各自的优缺点,在此基础上提出了一种改进的共享锁存器同步器... 随着设计复杂度的提高,当前SOC系统的集成能力空前提高,SOC的设计面临巨大的挑战。针对多时钟域之间的亚稳态现象,分析了亚稳态产生的原因,介绍了几种同步器的工作原理,比较了各自的优缺点,在此基础上提出了一种改进的共享锁存器同步器。并采用该同步器实现了基于FPGA的GPS基带验证系统中的异步接口设计。验证结果表明,该方法成功实现了不同时钟域之间数据可靠的传输,达到了系统设计的要求。 展开更多
关键词 多时钟域 亚稳态 同步器 GPS FPGA 验证
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