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基于总线共享架构的片上多处理器系统性能探索 被引量:3
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作者 杨盛光 李丽 +2 位作者 徐懿 张宇昂 张冰 《微电子学与计算机》 CSCD 北大核心 2007年第12期16-19,共4页
采用SystemC建立了一个基于共享总线的MPSoC仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通讯比、高计算/通讯比和非独立任务),对系统性能进行了详细的调研。实验结果显示:处理器数≤6时,总线架构MPSoC体现出很高的效率,而... 采用SystemC建立了一个基于共享总线的MPSoC仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通讯比、高计算/通讯比和非独立任务),对系统性能进行了详细的调研。实验结果显示:处理器数≤6时,总线架构MPSoC体现出很高的效率,而处理器数=16几乎达到了总线架构MPSoC适用规模的极限;计算/通讯比对性能和规模有重要影响;流水线方案能略微缓解通讯状况。建议:处理器数≤6时,推荐采用总线方案;6<处理器数≤16时,总线方案是否合适由任务计算/通讯比决定;处理器数>16时,需要采用更高级的通讯方案。 展开更多
关键词 片上多处理器系统 总线 加速比 单核效率 总线占用率
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NoC架构片上多处理器系统性能探索 被引量:1
2
作者 杨盛光 李丽 +2 位作者 张宇昂 董岚 娄孝祥 《微电子学与计算机》 CSCD 北大核心 2009年第1期63-66,共4页
采用SystemC建模和仿真环境建立了一款NoC系统级仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通信比、高计算/通信比和非独立任务),以定量模拟的方法对NoC架构MPSoC性能进行了详细的调研,并将其结果与总线架构MPSoC进行了对... 采用SystemC建模和仿真环境建立了一款NoC系统级仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通信比、高计算/通信比和非独立任务),以定量模拟的方法对NoC架构MPSoC性能进行了详细的调研,并将其结果与总线架构MPSoC进行了对比分析.实验结果显示:NoC系统加速比与处理器数目呈线性关系,不受规模的影响,而总线系统则明显受到处理器数目的限制;共享存储资源成为NoC系统性能提升的限制,但可以通过采用分布式存储策略得到解决,而总线系统却无法克服其共享总线通信瓶颈.因此,在系统规模较大(N>12)时推荐采用NoC体系结构. 展开更多
关键词 NOC 总线 片上多处理器系统 加速比 单核效率
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多处理器片上系统中一种结合二阶导数的温度预测模型 被引量:1
3
作者 魏琳 周磊 +1 位作者 吴宁 杨睛 《电子学报》 EI CAS CSCD 北大核心 2016年第6期1272-1278,共7页
区域温度预测是多处理器片上系统(Multi Processor System-on-Chips,MPSo Cs)高效散热的基础.本文以RC热传导(Thermal Resistance and Capacitance,Thermal RC)模型为基础,结合二阶导数提出了一种温度预测模型.该模型不仅可以在较低的... 区域温度预测是多处理器片上系统(Multi Processor System-on-Chips,MPSo Cs)高效散热的基础.本文以RC热传导(Thermal Resistance and Capacitance,Thermal RC)模型为基础,结合二阶导数提出了一种温度预测模型.该模型不仅可以在较低的运算复杂度下准确预测温度,而且能在固定的预测误差率范围内拓宽预测时间长度,进而减少模型在实际运行中被调用的次数,降低额外功耗.实验结果表明,相比现有的一次导数预测模型,在相同可接受误差率范围内,该模型能将预测时长拓宽至对比模型的1.6倍.同时,当预测时长拓展至2.5s时,该模型的预测准确率比对比模型高3.84%. 展开更多
关键词 多处理器上系统(mpsocs) RC热传导模型 温度预测模型
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一种针对多处理器片上系统的静态任务分配方法
4
作者 吉慧 周磊 《无线电工程》 2017年第8期22-26,共5页
随着集成技术的快速发展,使得单个芯片上集成IP核数目越来越多。然而,晶体管密度和处理器工作频率的不断提升,使得功耗密度持续增加,导致芯片热量的不断上升。因此,MPSoCs面临不可避免的散热问题。提出了一种基于处理器核区域均温(Regio... 随着集成技术的快速发展,使得单个芯片上集成IP核数目越来越多。然而,晶体管密度和处理器工作频率的不断提升,使得功耗密度持续增加,导致芯片热量的不断上升。因此,MPSoCs面临不可避免的散热问题。提出了一种基于处理器核区域均温(Regional Mean Temperature,RMT)的初始任务分配策略,该方法充分考虑到处理器核区域温度。通过向量距离计算处理器核温度梯度,使用遗传算法进行初始任务分配。实验结果表明,该策略相比于随机任务分配策略,峰值温度降低率、热点降低率和温度梯度降低率最高分别达到4.69%、42.31%和77.49%。 展开更多
关键词 多处理器上系统(mpsocs) 任务分配 区域均温 遗传算法
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基于System C的多处理器片上系统软硬件协同仿真
5
作者 吴伟 朱樟明 《电子质量》 2004年第8期60-62,84,共4页
给出了基于SystemC的处理器片上系统(System On a Chip)的协同仿真的两种方法。并通过对系统的仿真,对两个方法进行了对比,给出了在仿真间隔时间、速度和其他性能之间的比较。对目前SOC的软硬件协同设计验证有一定的实际意义。
关键词 上系统 软硬件协同仿真 SOC 软硬件协同设计 多处理器 验证 性能 速度
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片上多处理器的层次化高速测试和验证技术
6
作者 郭松柳 汪东升 姚文斌 《哈尔滨工程大学学报》 EI CAS CSCD 北大核心 2007年第5期566-570,共5页
片上多处理器的体系结构具有高效、低功耗的特点,但由于整体逻辑规模较大,且存储系统有一致性的要求,因此其模拟器测试和验证的计算量大、复杂度高,整体采用传统的形式化测试方法测试速度慢.运用分隔测试技术可以在测试过程中降低整体... 片上多处理器的体系结构具有高效、低功耗的特点,但由于整体逻辑规模较大,且存储系统有一致性的要求,因此其模拟器测试和验证的计算量大、复杂度高,整体采用传统的形式化测试方法测试速度慢.运用分隔测试技术可以在测试过程中降低整体计算的复杂度,将使用传统测试方法不能测试的复杂系统测试简单化;利用随机程序生成技术可以减少测试人员编写测试程序的时间并加速发现系统的错误,并行测试技术可以快速低功耗检验片上多处理器存储器系统的功能并具有良好的可扩充性.将上述测试方法集成在片上多处理器的测试中,能够对整体的计算量进行合理的分割和并行化,迅速定位整个系统的错误,大大缩减所需要的测试时间,降低了测试人员的工作量,提高测试结果的覆盖率和可信性. 展开更多
关键词 片上多处理器 存储系统测试 并行测试 层次化验证
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博通发布业界首枚千兆四内核宽带处理器
7
《集成电路应用》 2004年第12期47-47,共1页
博通公司近期发布了一系列用于数据网络和通信应用以及安全、存储、3G无线基础设施以及高密度计算应用的新型高性能、低功耗和集成SoC(片上系统)处理器。这些新型Broadcom处理器采纳了单片多处理器(CMP)技术的最新成果,把多达4个64位M... 博通公司近期发布了一系列用于数据网络和通信应用以及安全、存储、3G无线基础设施以及高密度计算应用的新型高性能、低功耗和集成SoC(片上系统)处理器。这些新型Broadcom处理器采纳了单片多处理器(CMP)技术的最新成果,把多达4个64位MIPS⑧中央处理器(cPu)核集成到单一硅片上。与使用多个分立的CPU核相比, 展开更多
关键词 内核 64位 集成 多处理器 CPU 中央处理器 MIPS 宽带处理 无线基础设施 上系统
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同构与异构片上多核系统的演进过程 被引量:2
8
作者 黄乐天 别丽华 《电子技术应用》 北大核心 2017年第3期6-11,20,共7页
系统级芯片是高端电子系统的核心,而片上多核系统是近年来系统级芯片的主要实现形式。近十年来,片上多核系统一直是数字集成电路领域的热点,经过众多研究者的不断努力诞生了大量很有意义的研究成果。但由于片上多核系统的研究者背景和... 系统级芯片是高端电子系统的核心,而片上多核系统是近年来系统级芯片的主要实现形式。近十年来,片上多核系统一直是数字集成电路领域的热点,经过众多研究者的不断努力诞生了大量很有意义的研究成果。但由于片上多核系统的研究者背景和应用领域不同导致发展演进过程较为复杂而难以理解。为减少这一问题的影响,总结了片上多核系统的演进历史与现状,并对片上多核系统未来的发展提出了一些看法。 展开更多
关键词 片上多核 单芯多处理器 多处理器上系统
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多核片上系统主控式内存控制器预取
9
作者 李鹏 王剑 +1 位作者 曾露 王焕东 《高技术通讯》 EI CAS 北大核心 2019年第5期423-431,共9页
本文提出了一种多核片上系统(MPSoC)主控式内存控制器预取方法来解决多IP核导致内存控制器端预取资源竞争的问题。该方法综合考虑了不同访存流预取的及时性和访存冲突性,将预取数据及时性差的访存流进行过滤,使之在stream buffer资源紧... 本文提出了一种多核片上系统(MPSoC)主控式内存控制器预取方法来解决多IP核导致内存控制器端预取资源竞争的问题。该方法综合考虑了不同访存流预取的及时性和访存冲突性,将预取数据及时性差的访存流进行过滤,使之在stream buffer资源紧张的情况下不占用流缓冲空间,同时利用流缓冲地址记录表使得存在冲突的访存流优先使用stream buffer,进一步降低了访存冲突的概率。实验表明,该方法可以提升近20%的最大访存带宽,而对带宽需求小的访存IP核可以降低60%左右的访存延迟。 展开更多
关键词 多核上系统(mpsoc) 及时性 访存冲突 预取 流缓冲
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多核片上系统全局主动访存优化研究
10
作者 李鹏 曾露 +1 位作者 王焕东 章隆兵 《高技术通讯》 EI CAS 北大核心 2019年第3期203-212,共10页
本文提出了一种多核片上系统(MPSoC)全局主动访存调度优化方法(GPMS)来提升系统的访存性能。该方法利用IP(intellectual property)核的访存局部性和延迟容忍度,通过限制访存冲突的IP核使其在一个调度窗口内分别连续访问内存,从而减少访... 本文提出了一种多核片上系统(MPSoC)全局主动访存调度优化方法(GPMS)来提升系统的访存性能。该方法利用IP(intellectual property)核的访存局部性和延迟容忍度,通过限制访存冲突的IP核使其在一个调度窗口内分别连续访问内存,从而减少访存冲突次数,同时不存在访存冲突的IP核在调度窗口内一直保持内存的使用权,从而可以充分发挥内存控制器端访存队列调度的自由度和DRAM的bank级并行性。实验结果表明,当IP核间访存冲突严重时,该方法相比访存队列调度方式可以提升1到2倍的访存带宽。 展开更多
关键词 多核上系统(mpsoc) 访存调度 访存局部性 延迟容忍度 服务质量
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访存与用户行为敏感的MPSoC应用映射 被引量:3
11
作者 王一拙 左琦 +2 位作者 计卫星 王小军 石峰 《电子学报》 EI CAS CSCD 北大核心 2015年第4期631-638,共8页
应用映射是MPSo C设计中的关键问题,针对多应用负载的MPSo C,提出一种访存与用户行为敏感的动态映射策略,该策略根据应用的数据访问特征区分热点与非热点应用,并对用户行为进行建模,根据用户行为模型,进一步在运行时区分关键与非关键应... 应用映射是MPSo C设计中的关键问题,针对多应用负载的MPSo C,提出一种访存与用户行为敏感的动态映射策略,该策略根据应用的数据访问特征区分热点与非热点应用,并对用户行为进行建模,根据用户行为模型,进一步在运行时区分关键与非关键应用.对每个进入系统的应用,按照应用的热点及关键性分类动态选择在线映射算法,让热点应用围绕存储器布局,非热点应用尽量避免占用存储器附近的资源;对关键应用,最小化应用内通信开销和链路竞争,对非关键应用,最小化应用间通信开销和链路竞争.实验表明,与单纯考虑访存或用户行为的映射策略相比,本文策略能够降低系统整体的通信能耗. 展开更多
关键词 多处理器上系统 片上网络 应用映射 任务映射
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基于MPSoC的遥感图像目标检测算法硬件加速研究 被引量:6
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作者 李强 武文波 何明一 《航天返回与遥感》 CSCD 北大核心 2022年第1期58-68,共11页
遥感图像目标实时检测是遥感应用领域的关键技术问题之一。深度神经网络遥感图像目标检测准确率高,但此类网络通常结构复杂、参数多、计算量大,对计算资源和存储的需求较高,设计轻量化软硬件系统实现星载边缘端部署较为困难。针对上述问... 遥感图像目标实时检测是遥感应用领域的关键技术问题之一。深度神经网络遥感图像目标检测准确率高,但此类网络通常结构复杂、参数多、计算量大,对计算资源和存储的需求较高,设计轻量化软硬件系统实现星载边缘端部署较为困难。针对上述问题,文章提出了一种基于多处理器片上系统(MPSoC)现场可编程门阵列(FPGA)的遥感图像目标检测算法硬件加速方案。首先研究了适合星载边缘端部署的目标检测算法;然后设计了深度卷积神经网络并行加速计算结构和引擎,采用有限精度运算实现网络参数,使其数字量减少了75%,显著降低了计算和存储开销;最后基于MPSoC FPGA处理器实现了飞机目标检测的原型演示验证系统。实验结果表明,文章提出的遥感图像目标检测系统方案的目标检测精度可达92%以上;与基于嵌入式CPU、CPU、GPU的方案相比,单帧图像推理时间从100s、1000ms、100ms缩短至10ms级,可以满足遥感图像目标检测实时处理要求,具有一定的工程应用价值。 展开更多
关键词 目标检测 多处理器上系统 现场可编程门阵列 深度卷积神经网络 嵌入式 硬件 加速 遥感应用
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MPSoC软硬件划分的自动波竞争神经网络算法 被引量:2
13
作者 常政威 谢晓娜 +1 位作者 桑楠 熊光泽 《电子科技大学学报》 EI CAS CSCD 北大核心 2010年第5期752-756,共5页
针对基于可重用组件的MPSoC软硬件划分问题,提出了一种采用自动波竞争神经网络的优化算法。先将软硬件划分问题转化为图论中的多约束最短路径问题,然后重新设计神经网络中的自动波机制,从组件库中为系统中的每个任务模块选择合适的软件... 针对基于可重用组件的MPSoC软硬件划分问题,提出了一种采用自动波竞争神经网络的优化算法。先将软硬件划分问题转化为图论中的多约束最短路径问题,然后重新设计神经网络中的自动波机制,从组件库中为系统中的每个任务模块选择合适的软件构件或IP核,在系统成本和实时性约束下,使得MPSoC功耗最优。该算法具有并行化、无参数、易于硬件实现的特点,可获得MPSoC软硬件划分问题的最优解。 展开更多
关键词 自动波竞争神经网络 组件 软硬件划分 多约束最短路径 多处理器上系统
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片上互连网络研究分类与综述 被引量:2
14
作者 尹亚明 陈书明 《通信学报》 EI CSCD 北大核心 2011年第1期127-137,共11页
对片上互连网络系统结构和应用特征进行形式化描述,列举了相关研究子问题,并阐明这些问题间的关系。这些问题按照4种类别进行组织:应用建模与优化、通信模式、通信体系结构、方案评估与验证。针对主要问题分别就问题描述、现有研究和... 对片上互连网络系统结构和应用特征进行形式化描述,列举了相关研究子问题,并阐明这些问题间的关系。这些问题按照4种类别进行组织:应用建模与优化、通信模式、通信体系结构、方案评估与验证。针对主要问题分别就问题描述、现有研究和待解决问题进行综述讨论。最后总结并对未来工作进行展望。 展开更多
关键词 片上互连网络 多处理器上系统 片上通信
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基于MPSoC的无线传感器网络节点设计 被引量:1
15
作者 佟吉钢 张振新 +1 位作者 陈增强 孙青林 《科技通报》 北大核心 2010年第5期670-675,共6页
无线传感器网络的应用目前比较普遍,但其网络节点的实时数据处理能力还较为有限。对此本文提出了一种新的设计解决方案,即设计基于MPSoC(Multiprocessor Systems-on-Chip)的无线网络传感器节点。设计实现在FPGA开发板上嵌入多个处理器,... 无线传感器网络的应用目前比较普遍,但其网络节点的实时数据处理能力还较为有限。对此本文提出了一种新的设计解决方案,即设计基于MPSoC(Multiprocessor Systems-on-Chip)的无线网络传感器节点。设计实现在FPGA开发板上嵌入多个处理器,同时使用典型的基于ZigBee协议的无线传感器网络,将其使用的灵活性与片上多处理器系统的强大实时数据计算处理能力结合起来,充分发挥两者的优势,实现一种更具优势的无线传感器网络节点设计。 展开更多
关键词 无线传感网络 片上多处理器系统 FPGA ZIGBEE协议
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片上网络的分析与设计 被引量:2
16
作者 卢强 姚放吾 《航空计算技术》 2007年第2期127-130,共4页
为了减小多处理器片上系统的面积和功耗,支持可靠的数据传输,提出了片上网络这种理想的解决方案,详细分析了片上网络的体系结构,拓扑结构及路由策略,比较了wormhole和hot potatol路由技术,提出了转发器的设计方案,并叙述了片上网络的发... 为了减小多处理器片上系统的面积和功耗,支持可靠的数据传输,提出了片上网络这种理想的解决方案,详细分析了片上网络的体系结构,拓扑结构及路由策略,比较了wormhole和hot potatol路由技术,提出了转发器的设计方案,并叙述了片上网络的发展前景。 展开更多
关键词 片上网络 拓扑结构 路由策略 多处理器上系统 WORMHOLE HOT POTATO 转发器设计
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基于OpenCL的流式应用程序在MPSoC上的动态并行度伸缩调度
17
作者 黄姗 石晶林 萧放 《高技术通讯》 CSCD 北大核心 2016年第12期925-934,共10页
分析了嵌入式系统应用程序的复杂化和多样化趋势,面向嵌入式系统常见的流式应用程序,提出了基于开放运算语言(OpenCL)的统一编程框架,并在此框架的基础上设计一个运行时系统,在应用程序可用计算资源发生变化的场景下,该系统可在线调整... 分析了嵌入式系统应用程序的复杂化和多样化趋势,面向嵌入式系统常见的流式应用程序,提出了基于开放运算语言(OpenCL)的统一编程框架,并在此框架的基础上设计一个运行时系统,在应用程序可用计算资源发生变化的场景下,该系统可在线调整应用程序的并行度,并进行动态调度。实验结果显示,与已有的Flextream动态调度系统相比,该调度系统在性能上最高可以提场17%,在动态调度的时间开销上最多可以降低7%。 展开更多
关键词 多处理器上系统(mpsoc) 开放运算语言(OpenCL) 编程框架 并行度伸缩 运行时系统
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HDTV SoC中的多CPU设计 被引量:1
18
作者 郭凯 陈颖琪 方向忠 《电视技术》 北大核心 2005年第3期39-41,共3页
对于HDTV这种实时性要求高的系统来说,多处理器架构可以使响应时间缩短,更容易达到实时要求,基于HDTV的信源解码SoC芯片,提出了一种双CPU的控制机构。
关键词 上系统 高清晰度电视 处理器间通信 多处理器
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Tilea TILE64多核PCIe卡连接方案 被引量:1
19
《世界电子元器件》 2008年第11期31-32,共2页
概要 TILE64是64核处理器,并集成了Tilera的iMesh片上网络。每个处理器核是完整的处理器,包括5MB L1和L2高速缓存、连接核和网络的无阻塞开关。使得每个处理器核能运行完整操作系统,或多个处理器核一起运行多处理器操作系统,如SMP L... 概要 TILE64是64核处理器,并集成了Tilera的iMesh片上网络。每个处理器核是完整的处理器,包括5MB L1和L2高速缓存、连接核和网络的无阻塞开关。使得每个处理器核能运行完整操作系统,或多个处理器核一起运行多处理器操作系统,如SMP Linux。工作频率在500MHz-866MHz,每秒高达4430亿次运算(443BOPS), 展开更多
关键词 连接方案 多处理器 多核 片上网络 操作系统 LINUX 高速缓存 工作频率
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