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用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC（英文）
被引量：
1
1
作者
郭志强
刘力源
吴南健
《红外与激光工程》
EI
CSCD
北大核心
2018年第5期187-196,共10页
设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高...
设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18μm 1P4M工艺下制造实现,芯片面积为0.204 mm^2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 d B;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipelineSAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子(FoM)为172.5 fJ/conversion-step。由于像素尺寸只有7.5μm,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。
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关键词
高速CMOS图像传感器
多列共享列并行
pipeline-SAR
AD
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职称材料
题名
用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC（英文）
被引量：
1
1
作者
郭志强
刘力源
吴南健
机构
中国科学院半导体研究所半导体超晶格国家重点实验室
中国科学院大学
出处
《红外与激光工程》
EI
CSCD
北大核心
2018年第5期187-196,共10页
基金
国家自然科学基金(61234003,61434004)
文摘
设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18μm 1P4M工艺下制造实现,芯片面积为0.204 mm^2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 d B;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipelineSAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子(FoM)为172.5 fJ/conversion-step。由于像素尺寸只有7.5μm,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。
关键词
高速CMOS图像传感器
多列共享列并行
pipeline-SAR
AD
Keywords
high speed CIS
multiple-columns - shared-parallel
pipeline-SAR ADC
分类号
TN29 [电子电信—物理电子学]
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作者
出处
发文年
被引量
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1
用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC（英文）
郭志强
刘力源
吴南健
《红外与激光工程》
EI
CSCD
北大核心
2018
1
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