期刊导航
期刊开放获取
上海教育软件发展有限公..
期刊文献
+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
检索
高级检索
期刊导航
共找到
2
篇文章
<
1
>
每页显示
20
50
100
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
显示方式：
文摘
详细
列表
相关度排序
被引量排序
时效性排序
集成时钟产生功能的0．18μmCMOS10Gb／s复接器的设计
1
作者
张长春
王志功
+3 位作者
施恩
唐路
黄继伟
郭宇峰
《高技术通讯》
CAS
CSCD
北大核心
2012年第5期523-530,共8页
针对传统的复接器（MUX）因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成，并采用中芯国际（SMIC）0．18μm互补金属氧化物半导体（CMOS）工艺设计并实现了一个片内集成时钟产生功能的10Gb／s半速率2：1...
针对传统的复接器（MUX）因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成，并采用中芯国际（SMIC）0．18μm互补金属氧化物半导体（CMOS）工艺设计并实现了一个片内集成时钟产生功能的10Gb／s半速率2：1MUX电路。整个电路由5Gb／s时钟提取电路（CEC）和10Gb／s半速率2：1MUX电路构成。CEC从一路输入数据中提取出5GHz时钟提供给MUX电路。CEC由鉴频鉴相器（PFD）、电压／电流转换电路、环路滤波器及压控振荡器（VCO）构成。Pottbacker型PFD不但可以大幅度扩展环路的捕获带宽，并且由于它能够容忍高达±45。的正交相位误差，因而三级环形VCO能够被采用。测试结果表明，该电路无需任何参考时钟、外接元件及外部手动调谐即可工作。整个芯片面积为670μmX760μm，在1．8V电压下，功耗为180mW，其中核心功耗占60％。
展开更多
关键词
复
接器
(
mux
)
时钟提取
鉴频鉴相器
压控振荡器
脉宽失真
在线阅读
下载PDF
职称材料
一种高速并串转换控制电路设计
被引量：
3
2
作者
刘海涛
吴俊杰
+1 位作者
张理振
徐宏林
《半导体技术》
CAS
CSCD
北大核心
2018年第1期31-35,共5页
串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按...
串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号（LVDS）接口电路输出。该芯片通过0.18μm CMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW。
展开更多
关键词
并串转换
锁相环(PLL)
复
接器
(
mux
)
CMOS
低电压差分信号(LVDS)
在线阅读
下载PDF
职称材料
题名
集成时钟产生功能的0．18μmCMOS10Gb／s复接器的设计
1
作者
张长春
王志功
施恩
唐路
黄继伟
郭宇峰
机构
东南大学射频与光电集成电路研究所
南京邮电大学功率与射频微电子研究中心
出处
《高技术通讯》
CAS
CSCD
北大核心
2012年第5期523-530,共8页
基金
863计划（2007AA0122n5）,国家自然科学基金（61076073,60806027）和高等学校博士学科点专项科研基金（20090092120012）资助项目.
文摘
针对传统的复接器（MUX）因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成，并采用中芯国际（SMIC）0．18μm互补金属氧化物半导体（CMOS）工艺设计并实现了一个片内集成时钟产生功能的10Gb／s半速率2：1MUX电路。整个电路由5Gb／s时钟提取电路（CEC）和10Gb／s半速率2：1MUX电路构成。CEC从一路输入数据中提取出5GHz时钟提供给MUX电路。CEC由鉴频鉴相器（PFD）、电压／电流转换电路、环路滤波器及压控振荡器（VCO）构成。Pottbacker型PFD不但可以大幅度扩展环路的捕获带宽，并且由于它能够容忍高达±45。的正交相位误差，因而三级环形VCO能够被采用。测试结果表明，该电路无需任何参考时钟、外接元件及外部手动调谐即可工作。整个芯片面积为670μmX760μm，在1．8V电压下，功耗为180mW，其中核心功耗占60％。
关键词
复
接器
(
mux
)
时钟提取
鉴频鉴相器
压控振荡器
脉宽失真
Keywords
multiplexer （
mux
）, clock extraction, phase/frequency detector, voltage controlled oscillator,pulse width distortion
分类号
TN402 [电子电信—微电子学与固体电子学]
在线阅读
下载PDF
职称材料
题名
一种高速并串转换控制电路设计
被引量：
3
2
作者
刘海涛
吴俊杰
张理振
徐宏林
机构
南京电子技术研究所
出处
《半导体技术》
CAS
CSCD
北大核心
2018年第1期31-35,共5页
文摘
串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号（LVDS）接口电路输出。该芯片通过0.18μm CMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW。
关键词
并串转换
锁相环(PLL)
复
接器
(
mux
)
CMOS
低电压差分信号(LVDS)
Keywords
parallel-to-serial conversion
phase lock loop （PLL）
multiplexer （
mux
）
CMOS
low voltage differential signal （LVDS）
分类号
TN432 [电子电信—微电子学与固体电子学]
在线阅读
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
集成时钟产生功能的0．18μmCMOS10Gb／s复接器的设计
张长春
王志功
施恩
唐路
黄继伟
郭宇峰
《高技术通讯》
CAS
CSCD
北大核心
2012
0
在线阅读
下载PDF
职称材料
2
一种高速并串转换控制电路设计
刘海涛
吴俊杰
张理振
徐宏林
《半导体技术》
CAS
CSCD
北大核心
2018
3
在线阅读
下载PDF
职称材料
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
上一页
1
下一页
到第
页
确定
用户登录
登录
IP登录
使用帮助
返回顶部
