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一种前后台结合的Pipelined ADC校准技术
1
作者
薛颜
徐文荣
+2 位作者
于宗光
李琨
李加燊
《半导体技术》
CAS
北大核心
2025年第1期46-54,共9页
针对Pipelined模数转换器(ADC)中采样电容失配和运放增益误差带来的非线性问题,提出了一种前后台结合的Pipelined ADC校准技术。前台校准技术通过对ADC量化结果的余量分析,补偿相应流水级的量化结果,后台校准技术基于伪随机(PN)注入的方...
针对Pipelined模数转换器(ADC)中采样电容失配和运放增益误差带来的非线性问题,提出了一种前后台结合的Pipelined ADC校准技术。前台校准技术通过对ADC量化结果的余量分析,补偿相应流水级的量化结果,后台校准技术基于伪随机(PN)注入的方式,利用PN的统计特性校准增益误差。本校准技术在系统级建模和RTL级电路设计的基础上,实现了现场可编程门阵列(FPGA)验证并成功流片。测试结果显示,在1 GS/s采样速率下,校准精度为14 bit的Pipelined ADC的有效位数从9.30 bit提高到9.99 bit,信噪比提高约4 dB,无杂散动态范围提高9.5 dB,积分非线性(INL)降低约10 LSB。
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关键词
Pipelined模数转换器(ADC)
电容失配
增益误差
前台
校准
后台校准
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职称材料
流水线模拟数字转换器的权重误差校准
被引量：
1
2
作者
贾华宇
刘丽
张建国
《光学精密工程》
EI
CAS
CSCD
北大核心
2014年第11期3114-3121,共8页
为校准流水线模拟数字转换器(ADC)中电容失配和由运算放大器的有限开环增益引起的级间增益误差,提出了一种新的基于权重的后台校准技术。该技术将流水线ADC中存在的上述误差统一归结为各级权重的偏差,建立了一个基于权重的ADC误差模型,...
为校准流水线模拟数字转换器(ADC)中电容失配和由运算放大器的有限开环增益引起的级间增益误差,提出了一种新的基于权重的后台校准技术。该技术将流水线ADC中存在的上述误差统一归结为各级权重的偏差,建立了一个基于权重的ADC误差模型,并利用后级的数字输出来校准前级的误差。该技术在ADC末尾增加了额外的两个子级,这两个子级仅在校准过程中使用,从而使得ADC正常的模数转换过程不被中断,校准进程在后台执行。由于在校准期间和正常工作期间所有可能出现的信号路径的前7级均被校准,故进一步减小了误差,提高了精度。应用该技术实现了一个14bit,80 MS/s的流水线ADC,该芯片采用Chartered 0.18μm,1p6mCMOS工艺设计,总功耗为260mW,芯片面积为7.161mm2。实验结果显示:本文提出的校准技术可以提高ADC的精度,改善ADC的动态和静态性能。
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关键词
流水线模拟数字转换器
级间增益误差
数字
校准
后台校准
状态机
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职称材料
13bit 50MS/s CMOS流水线ADC的设计
3
作者
郭睿
李福乐
张春
《半导体技术》
CAS
CSCD
北大核心
2009年第10期1022-1026,共5页
介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放...
介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差。电路采用UMC0.18μm混合工艺,1.8V电源电压。通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准。仿真结果表明,在50MHz采样率、5MHz输入信号下,通过校准算法SFDR由44.1dB提升至102.2dB,SNDR由40.9dB提升至79.9dB,ENOB由6.5bit提升至12.98bit。
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关键词
流水线模数转换器
数字
后台校准
运放有限直流增益
电容失配
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职称材料
题名
一种前后台结合的Pipelined ADC校准技术
1
作者
薛颜
徐文荣
于宗光
李琨
李加燊
机构
中国电子科技集团公司第五十八研究所
合肥工业大学微电子学院
出处
《半导体技术》
CAS
北大核心
2025年第1期46-54,共9页
基金
国家自然科学基金(62174149)。
文摘
针对Pipelined模数转换器(ADC)中采样电容失配和运放增益误差带来的非线性问题,提出了一种前后台结合的Pipelined ADC校准技术。前台校准技术通过对ADC量化结果的余量分析,补偿相应流水级的量化结果,后台校准技术基于伪随机(PN)注入的方式,利用PN的统计特性校准增益误差。本校准技术在系统级建模和RTL级电路设计的基础上,实现了现场可编程门阵列(FPGA)验证并成功流片。测试结果显示,在1 GS/s采样速率下,校准精度为14 bit的Pipelined ADC的有效位数从9.30 bit提高到9.99 bit,信噪比提高约4 dB,无杂散动态范围提高9.5 dB,积分非线性(INL)降低约10 LSB。
关键词
Pipelined模数转换器(ADC)
电容失配
增益误差
前台
校准
后台校准
Keywords
Pipelined analog-to-digital converter(ADC)
capacitor mismatch
gain error
foreground calibration
background calibration
分类号
TN792 [电子电信—电路与系统]
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职称材料
题名
流水线模拟数字转换器的权重误差校准
被引量：
1
2
作者
贾华宇
刘丽
张建国
机构
太原理工大学新型传感器与智能控制教育部重点实验室
出处
《光学精密工程》
EI
CAS
CSCD
北大核心
2014年第11期3114-3121,共8页
基金
国家自然科学基金项目资助(No.61240017)
国家教育部博士点基金项目资助(No.20121402120019)
文摘
为校准流水线模拟数字转换器(ADC)中电容失配和由运算放大器的有限开环增益引起的级间增益误差,提出了一种新的基于权重的后台校准技术。该技术将流水线ADC中存在的上述误差统一归结为各级权重的偏差,建立了一个基于权重的ADC误差模型,并利用后级的数字输出来校准前级的误差。该技术在ADC末尾增加了额外的两个子级,这两个子级仅在校准过程中使用,从而使得ADC正常的模数转换过程不被中断,校准进程在后台执行。由于在校准期间和正常工作期间所有可能出现的信号路径的前7级均被校准,故进一步减小了误差,提高了精度。应用该技术实现了一个14bit,80 MS/s的流水线ADC,该芯片采用Chartered 0.18μm,1p6mCMOS工艺设计,总功耗为260mW,芯片面积为7.161mm2。实验结果显示:本文提出的校准技术可以提高ADC的精度,改善ADC的动态和静态性能。
关键词
流水线模拟数字转换器
级间增益误差
数字
校准
后台校准
状态机
Keywords
pipelined Analog-to-Digital Converter（ADC）
interstage gain error
digital calibration
background calibration
finite state machine（FSM）
分类号
TN792 [电子电信—电路与系统]
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职称材料
题名
13bit 50MS/s CMOS流水线ADC的设计
3
作者
郭睿
李福乐
张春
机构
清华大学微电子所
出处
《半导体技术》
CAS
CSCD
北大核心
2009年第10期1022-1026,共5页
基金
国家自然科学基金资助项目(60806008)
文摘
介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差。电路采用UMC0.18μm混合工艺,1.8V电源电压。通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准。仿真结果表明,在50MHz采样率、5MHz输入信号下,通过校准算法SFDR由44.1dB提升至102.2dB,SNDR由40.9dB提升至79.9dB,ENOB由6.5bit提升至12.98bit。
关键词
流水线模数转换器
数字
后台校准
运放有限直流增益
电容失配
Keywords
pipelined ADC
digital background calibration
opamp finite DC gain
capacitor mismatch
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种前后台结合的Pipelined ADC校准技术
薛颜
徐文荣
于宗光
李琨
李加燊
《半导体技术》
CAS
北大核心
2025
0
在线阅读
下载PDF
职称材料
2
流水线模拟数字转换器的权重误差校准
贾华宇
刘丽
张建国
《光学精密工程》
EI
CAS
CSCD
北大核心
2014
1
在线阅读
下载PDF
职称材料
3
13bit 50MS/s CMOS流水线ADC的设计
郭睿
李福乐
张春
《半导体技术》
CAS
CSCD
北大核心
2009
0
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职称材料
已选择
0
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