形式验证中同步时序电路的VHDL描述到S^2-FSM的转换 被引量：3

1

作者 贝劲松 李洪星 +2 位作者 边计年 薛宏熙 洪先龙 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1999年第3期196-199,共4页

符号模型检查（ＳｙｍｂｏｌｉｃＭｏｄｅｌＣｈｅｃｋｉｎｇ，ＳＭＣ）是一种有效的形式验证方法．该方法主要有２个难点：一个是建模，即如何建立并用有限内存来表示电路的状态机模型；另一个是在此模型基础上的验证算法．由于验证时... 符号模型检查（ＳｙｍｂｏｌｉｃＭｏｄｅｌＣｈｅｃｋｉｎｇ，ＳＭＣ）是一种有效的形式验证方法．该方法主要有２个难点：一个是建模，即如何建立并用有限内存来表示电路的状态机模型；另一个是在此模型基础上的验证算法．由于验证时间和有限状态机模型的大小是直接相关的，因而模型的大小就成为ＳＭＣ中的关键问题．本文提出一种基于同步电路行为描述的新的有限状态机模型Ｓ２－ＦＳＭ，并给出从同步电路的ＶＨＤＬ描述建立这种模型的过程．由于该模型的状态转换函数是基于时钟周期的，消去了与时钟无关的大量中间变量，所以同Ｄｅｈａｒｂｅ提出的模型相比，它的状态数大大减少．若干电路的实验结果表明，该模型由于减少了状态规模，建模时间和可达性分析时间大大减少，效果十分显著． 展开更多

关键词 形式验证 VHDL S^2-FSM 同步时序电路

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基于蚂蚁算法的同步时序电路初始化研究 被引量：6

2

作者 李智 许川佩 陈光 《电子测量与仪器学报》 CSCD 2002年第4期33-39,共7页

如何实现同步时序电路的初始化是时序电路测试中的关键问题。本文针对时序电路的初始化提出了一种新的方法。在电路初始状态未知的情况下 ,用逻辑初始化方式 ,通过采用蚂蚁算法生成最短的测试序列 ,最大限度地初始化电路的触发器。实验... 如何实现同步时序电路的初始化是时序电路测试中的关键问题。本文针对时序电路的初始化提出了一种新的方法。在电路初始状态未知的情况下 ,用逻辑初始化方式 ,通过采用蚂蚁算法生成最短的测试序列 ,最大限度地初始化电路的触发器。实验结果表明 ,在耗费极少时间及占用很小内存的情况下 ,针对ISCAS’89(包括Addendum’93 ) 展开更多

关键词 蚂蚁算法 同步时序电路 初始化 触发器

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P+P:同步时序电路的并行码和并行故障模拟器 被引量：2

3

作者 陈后鹏 吕原 +1 位作者 石志钢 林争辉 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1998年第1期76-79,共4页

开发的一个新的快速故障模拟器Ｐ＋Ｐ．该模拟器使用了并行码与并行故障模拟算法，实现了同步时序电路故障模拟的两路并行性．采用了全局故障分组、锥形操作、电路级化及改进的组号ＩＤ等技术．Ｐ＋Ｐ已在ＳＵＮＳＰＡＲＣ－２工作站上... 开发的一个新的快速故障模拟器Ｐ＋Ｐ．该模拟器使用了并行码与并行故障模拟算法，实现了同步时序电路故障模拟的两路并行性．采用了全局故障分组、锥形操作、电路级化及改进的组号ＩＤ等技术．Ｐ＋Ｐ已在ＳＵＮＳＰＡＲＣ－２工作站上实现，运行了大部分的ＩＳＣＡＳＢｅｎｃｈｍａｒｋ同步时序电路．最后给出了实验结果． 展开更多

关键词 并行码 并行故障模拟器 逻辑电路 同步时序电路

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基于HDL仿真的同步时序电路演化方法 被引量：1

4

作者 娄建安 崔新风 +1 位作者 张之武 褚杰 《计算机工程》 CAS CSCD 北大核心 2011年第18期249-251,共3页

时序电路存在反馈环,不便于电路描述和软件仿真,很难进行演化。为此,以D触发器和逻辑门为基本单元,构建描述时序电路的全向连接电路网络模型。建立电路编码、电路拓扑与硬件描述语言(HDL)代码文件之间的映射关系,设计由电路编码获取相应... 时序电路存在反馈环,不便于电路描述和软件仿真,很难进行演化。为此,以D触发器和逻辑门为基本单元,构建描述时序电路的全向连接电路网络模型。建立电路编码、电路拓扑与硬件描述语言(HDL)代码文件之间的映射关系,设计由电路编码获取相应HDL代码的方法,利用批处理技术实现电路评估过程的自动运行。四倍分频器电路演化实验结果验证了该方法的可行性与有效性。 展开更多

关键词 外部演化 同步时序电路 电路仿真 硬件描述语言 进化策略

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绝热无比型动态触发器和同步时序电路综合 被引量：1

5

作者 刘莹 方振贤 汪鹏君 《电子与信息学报》 EI CSCD 北大核心 2002年第12期1967-1972,共6页

该文从电路三要素理论出发研究低功耗电路,定量描述绝热无比型动态记忆电路。绝热无比型动态触发器利用电容接收和保存信息,避免目前绝热电路中电容上的信息得而复失的现象,其中绝热D和T’触发器只用6管,带‘与或非’输入的绝热D触发器... 该文从电路三要素理论出发研究低功耗电路,定量描述绝热无比型动态记忆电路。绝热无比型动态触发器利用电容接收和保存信息,避免目前绝热电路中电容上的信息得而复失的现象,其中绝热D和T’触发器只用6管,带‘与或非’输入的绝热D触发器只用9管。在上述理论基础上该文提出绝热无比型动态同步时序电路综合方法,用此法设计出绝热5421BCD码十进制计数器,仅用32管,总功耗小于一个PAL-2N四位二进制计数器的功耗,计算机模拟验证该文方法正确。 展开更多

关键词 绝热无比型 动态触发器 同步时序电路 电路三要素理论 集成电路 功耗

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基于扇出源的同步时序电路故障并行故障模拟器 被引量：1

6

作者 刘蓬侠 曾芷德 李思昆 《计算机研究与发展》 EI CSCD 北大核心 2001年第8期1010-1015,共6页

从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇... 从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法 .对 ISCAS89部分电路的实验结果表明 。 展开更多

关键词 故障并行 扇出源 测试系统 故障模拟器 同步时序电路 计算机

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同步时序电路测试生成研究 被引量：1

7

作者 何新华 宫云战 吕昌龄 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1997年第2期175-181,共7页

本文分析了固定故障所反映出的状态变换特征，提出状态变换故障模型。基于无复位时序电路，详细研究了有复位状态的同步电路测试生成问题及在无复位电路中的应用。

关键词 同步时序电路 测试 逻辑电路

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一种非同步时序电路的测试生成方案

8

作者 王红 成本茂 +1 位作者 杨士元 邢建辉 《电子科技大学学报》 EI CAS CSCD 北大核心 2007年第4期733-736,共4页

分析了非同步时序电路测试生成所面临的问题。根据测试状态下非同步时序电路的时序特点,结合同步时序电路测试生成算法,提出和论证了一种解决非同步时序电路测试生成问题的方案,通过为时序元件建立完全模型,将时序电路中的时钟信号引入... 分析了非同步时序电路测试生成所面临的问题。根据测试状态下非同步时序电路的时序特点,结合同步时序电路测试生成算法,提出和论证了一种解决非同步时序电路测试生成问题的方案,通过为时序元件建立完全模型,将时序电路中的时钟信号引入,为非同步时序电路构建出用于测试的单时钟同步电路模型,从而直接用同步时序电路测试生成算法解决非同步电路的测试生成问题。 展开更多

关键词 完全模型 非同步时序电路 单时钟同步电路 测试生成

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采用独立复位信号的同步时序电路可测试性设计

9

作者 向东 顾珊 徐奕 《计算机学报》 EI CSCD 北大核心 2004年第2期224-230,共7页

针对同步时序电路提出一种结合了插入可观测点的部分复位方法 ,该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的 .根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器 ,可以割断电路中的关键回路 ,使得电路容... 针对同步时序电路提出一种结合了插入可观测点的部分复位方法 ,该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的 .根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器 ,可以割断电路中的关键回路 ,使得电路容易被初始化 ,同时减少在时序ATPG中的潜在冲突 .以前的部分复位方法中 ,部分复位的触发器不能由独立的复位信号所控制 ,这也是不能彻底改善可测试性的一个重要原因 .当部分复位触发器可以由独立的复位信号所控制时 ,电路的可测试性会显著提高 .该文提出了一种新的可测试性结构来设计部分复位触发器 ,该方法同时减小了在管脚。 展开更多

关键词 独立复位信号 同步时序电路 冲突分析 复位触发器 可测试性 电路设计

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面向同步时序电路的电路并行测试生成算法

10

作者 刘蓬侠 曾芷德 李思昆 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1215-1221,共7页

面对VLSI设计规模日益增大的挑战 ,除了电路并行以外 ,其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题 .然而 ,已有的电路并行测试生成算法并未取得理想的结果 ,尤其对时序电路 .因此 ,如何划分电路 ,成为电路并行算法... 面对VLSI设计规模日益增大的挑战 ,除了电路并行以外 ,其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题 .然而 ,已有的电路并行测试生成算法并未取得理想的结果 ,尤其对时序电路 .因此 ,如何划分电路 ,成为电路并行算法的设计基础和成功的关键 .面向逻辑级描述的同步时序电路 ,以触发器为核的电路划分算法BWFSF将电路划分为大功能块 .对Benchmark - 89电路的实验结果表明 ,基于G -F二值算法和BWFSF算法的电路并行测试生成算法在有效减少存储空间消耗的同时 ,还能够获得稳定的加速比 . 展开更多

关键词 测试生成系统 同步时序电路 电路并行 触发器 大功能块 并行策略 VLSI电路 并行测试生成算法

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针对同步时序电路VHDL设计的有效模型判别器VERIS

11

作者 范轶平 贝劲松 +2 位作者 边计年 薛宏熙 洪先龙 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2001年第6期485-489,共5页

介绍了一个针对同步时序电路 VHDL 设计的性质验证的解决方案——一个有效的符号模型判别器VERIS.该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性 ,可显著地减少有限状态机 (FSM)的状态空间 ;大大地提高可达性分析和性... 介绍了一个针对同步时序电路 VHDL 设计的性质验证的解决方案——一个有效的符号模型判别器VERIS.该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性 ,可显著地减少有限状态机 (FSM)的状态空间 ;大大地提高可达性分析和性质验证的速度 ;同时 ,实现了反例生成机制 .实验结果表明 ,与 Deharbe的模型判别器相比 。 展开更多

关键词 同步时序电路 有限状态机 VERIS VHDL 设计 有效模型判别器

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同步时序电路的一个高性能故障模拟器 被引量：1

12

作者 陈后鹏 林争辉 《上海交通大学学报》 EI CAS CSCD 北大核心 1997年第3期37-40,共4页

提出了一个同步时序电路故障模拟的方法，它采用了并行码模拟与并行故障模拟算法，吸收了锥形操作、并行Ｓｔａｒ算法、全局级化和全局故障分组等技术的优点．为了验证这种方法的效率，ＳＵＮＳＰＡＲＣ２工作站上实现了一个高性能的故... 提出了一个同步时序电路故障模拟的方法，它采用了并行码模拟与并行故障模拟算法，吸收了锥形操作、并行Ｓｔａｒ算法、全局级化和全局故障分组等技术的优点．为了验证这种方法的效率，ＳＵＮＳＰＡＲＣ２工作站上实现了一个高性能的故障模拟器（ＨＳＩＭ），并把ＨＳＩＭ的实验结果和其他故障模拟器ＰＡＲＩＳ、ＴＯＲＳＩＭ作了比较．对于大型同步时序电路，ＨＳＩＭ的平均单码模拟速度是ＴＯＲＳＩＭ的１．８倍。 展开更多

关键词 故障诊断 VLSI 同步时序电路 故障模拟器

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同步时序电路的矩阵分析与综合

13

作者 张鸣龙 《北京航空航天大学学报》 EI CAS 1981年第2期109-121,共13页

本文提出了用矩阵对数字同步时序电路分析与综合的原理,给出了矩阵运算规则的定义,详细介绍了分析与综合同步时序电路的方法与步骤,并列举了一些分析与综合的实例。这种方法不同于布尔代数和卡诺图的分析方法,它更有利于实现数字系统的... 本文提出了用矩阵对数字同步时序电路分析与综合的原理,给出了矩阵运算规则的定义,详细介绍了分析与综合同步时序电路的方法与步骤,并列举了一些分析与综合的实例。这种方法不同于布尔代数和卡诺图的分析方法,它更有利于实现数字系统的设计自动化。 展开更多

关键词 触发器 阵中 矩阵分析 结构分析 同步时序电路 状态方程 P-V-T关系式 状态转移矩阵

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时序电路逻辑初始化研究 被引量：1

14

作者 王仲 康葳 魏道政 《电子测量与仪器学报》 CSCD 1999年第2期20-23,共4页

本文讨论了同步时序电路初始化问题，提出了一种基于电路存储元件逻辑定级和可控性分析的同步时序电路逻辑初始化方法。同时也给出了针对ＩＳＣＡＳ８９电路的一些实验结果。

关键词 同步时序电路 逻辑初始化 逻辑定级 可控性排序

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时序电路逻辑初始化问题研究

15

作者 徐红东 王晓群 +2 位作者 林大勇 赵月雷 王仲 《计算机工程》 CAS CSCD 北大核心 2003年第8期167-169,共3页

讨论同步时序电路初始化问题,提出了一种基于电路存储元件逻辑定级和可控性分析的同步时序电路逻辑初始化方法。同时也给出了针对ISCAS89电路的一些实验结果。

关键词 同步时序电路 逻辑初始化 可控性

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基于时序重构的时序调整软件HTC的设计与实现

16

作者 张岩 叶以正 +2 位作者 喻明艳 王进祥 来逢昌 《计算机研究与发展》 EI CSCD 北大核心 1998年第11期1048-1052,共5页

高层次综合是近年来电子设计自动化（ＥＤＡ）领域中快速发展的一种技术，时序重构是高层次综合后端一种重要优化方法．文中介绍了基于时序重构的时序调整软件ＨＴＣ的设计与实现，提出了时序调整软件ＨＴＣ中的主要优化算法，此算法与... 高层次综合是近年来电子设计自动化（ＥＤＡ）领域中快速发展的一种技术，时序重构是高层次综合后端一种重要优化方法．文中介绍了基于时序重构的时序调整软件ＨＴＣ的设计与实现，提出了时序调整软件ＨＴＣ中的主要优化算法，此算法与以前严格优化的计算时间复杂性较高的时序重构算法比较，是一种计算时间复杂性为线性的近似优化算法．最后给出了时序调整软件ＨＴＣ的电路实例测试结果，并与商用Ｓｙｎｏｐｓｙｓ公司的ＢＲＴ（ｂｅｈａｖｉｏｒａｌｒｅｔｉｍｉｎｇ）工具进行了比较，结果表明时序调整软件ＨＴＣ与上述ＢＲＴ工具的优化结果相同． 展开更多

关键词 同步时序电路 时序调整软件 EDA 设计

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判定有效时序重构变换存在的时序约束条件

17

作者 张岩 喻明艳 +2 位作者 黄祖兰 陈昕 叶以正 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 1998年第1期73-75,90,共4页

讨论了时序重构优化的基本概念和算法，在改进的同步时序电路有向图表示的基础上，提出了一种判定有效时序重构变换存在时序约束条件的精确生成方法，结果表明在改进的有向图基础上运用此方法的时序重构优化算法能够得到比以前的算法更... 讨论了时序重构优化的基本概念和算法，在改进的同步时序电路有向图表示的基础上，提出了一种判定有效时序重构变换存在时序约束条件的精确生成方法，结果表明在改进的有向图基础上运用此方法的时序重构优化算法能够得到比以前的算法更加优化的时钟周期。 展开更多

关键词 同步时序电路 时序重构 时序约束条件

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基于重定时的时序逻辑优化策略

18

作者 黄祖兰 叶以正 《计算机研究与发展》 EI CSCD 北大核心 2000年第4期430-434,共5页

提出了一种去除同步时序电路中冗余逻辑的方法 .针对时序冗余难于识别的问题 ,这种方法引入重定时技术 ,将电路中的时序冗余转换为冗余的组合逻辑 ,然后利用已有的比较成熟的组合逻辑优化工具将其去除 .这样避免了提取电路的状态表及对... 提出了一种去除同步时序电路中冗余逻辑的方法 .针对时序冗余难于识别的问题 ,这种方法引入重定时技术 ,将电路中的时序冗余转换为冗余的组合逻辑 ,然后利用已有的比较成熟的组合逻辑优化工具将其去除 .这样避免了提取电路的状态表及对电路状态空间的遍历 ,从而能够大大降低时序电路冗余识别和去除的复杂度 .将相关算法应用于 ISCAS'89基准电路集 。 展开更多

关键词 同步时序电路 重定时 时序冗余 故障 组合冗余

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一种用于高速逻辑电路综合优化的新算法

19

作者 申旦 林争辉 《上海交通大学学报》 EI CAS CSCD 北大核心 2001年第2期212-215,共4页

提出了一种改进时序重排算法 ,使时序重排可以更有效地与其他组合优化算法结合起来 ,共同提高同步时序电路的速度 .在各种不同的测试电路上得到的实验结果显示 ,这种算法在与其他组合优化方法的结合上 ,较以往的时序重排算法有很大的改进 .

关键词 电路综合 电子设计自动化 时序重排 同步时序电路优化 大规模集成电路

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K变模可拟计数器竞争冒险现象的消除 被引量：1

20

作者 李莉 《现代电子技术》 2007年第24期185-186,190,共3页

竞争冒险作为数字电路设计中经常会遇到的现象,存在可能导致高速电路或毛刺敏感电路的逻辑错误。以k变模可逆计数器设计中出现的竞争冒险现象为例,从程序、仿真波形、综合电路等方面较为详细地介绍了应用VHDL进行数字电路设计中竞争冒... 竞争冒险作为数字电路设计中经常会遇到的现象,存在可能导致高速电路或毛刺敏感电路的逻辑错误。以k变模可逆计数器设计中出现的竞争冒险现象为例,从程序、仿真波形、综合电路等方面较为详细地介绍了应用VHDL进行数字电路设计中竞争冒险现象产生的原因,并提出了采用同步时序电路设计的原则消除竞争冒险的方法。 展开更多

关键词 竞争冒险 计数器 VHDI 同步时序电路

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