为有效解决弹光调制(photoelastic modulation)傅里叶变换光谱仪数据采集速度高、存储容量大的问题,提出了一种基于FPGA和SDRAM相结合的高速数据存储方案。该方案在分析SDRAM的工作时序和系统各功能模块的基础上,在Xilinx ISE 12.4的开...为有效解决弹光调制(photoelastic modulation)傅里叶变换光谱仪数据采集速度高、存储容量大的问题,提出了一种基于FPGA和SDRAM相结合的高速数据存储方案。该方案在分析SDRAM的工作时序和系统各功能模块的基础上,在Xilinx ISE 12.4的开发环境中,利用Verilog硬件描述语言编程,对数据的高速存储进行了设计输入和仿真验证,实现了SDRAM的突发全页传输模式,读写速度达到了100MHz,存储容量为64M,通过设计存储控制板实现了硬件测试,验证了该设计的可行性和准确性,实现了弹光调制傅里叶变换光谱仪高速大容量数据存储。展开更多
半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整...半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整性仿真方法。利用IBIS 5.0模型中增加的复合电流(Composite Current)、同步开关输出电流等数据,对DDR4 SDRAM高速电路板的信号完整性进行更准确的仿真分析。仿真结果表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise,SSN)都得到明显改善;在不加去耦电容的情况下,将输入信号由PRBS码换成DBI信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。展开更多
文摘存储器是现代电子系统的核心器件之一,常用于满足不同层次的数据交换与存储需求.然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素,都可能导致CPU对存储器访问稳定性的下降.针对同步动态随机读写存储器(synchronous dynamic random access memory,SDRAM)接口的时钟信号提出了一种自适应同步的训练方法,即利用可控延迟链使时钟相位按照训练模式偏移到最优相位,从而保证了存储器访问的稳定性.在芯片内部硬件上提供了一个可通过CPU控制的延迟电路,用来调整SDRAM时钟信号的相位.在系统软件上设计了训练程序,并通过与延迟电路的配合来达到自适应同步的目的:当CPU访问存储器连续多次发生错误时,系统抛出异常并自动进入训练模式.该模式令CPU在SDRAM中写入测试数据并读回,比对二者是否一致.根据测试数据比对结果,按训练模式调整延迟电路的延迟时间.经过若干次迭代,得到能正确访问存储器的延迟时间范围,即"有效数据采样窗口",取其中值即为SDRAM最优时钟相位偏移,完成训练后对系统复位,并采用新的时钟相位去访问存储器,从而保证读写的稳定性.仿真实验结果表明,本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置,并以此计算出最佳的延迟单元数量,从而实现提高访问外部SDRAM存储器稳定性的目的.
文摘为有效解决弹光调制(photoelastic modulation)傅里叶变换光谱仪数据采集速度高、存储容量大的问题,提出了一种基于FPGA和SDRAM相结合的高速数据存储方案。该方案在分析SDRAM的工作时序和系统各功能模块的基础上,在Xilinx ISE 12.4的开发环境中,利用Verilog硬件描述语言编程,对数据的高速存储进行了设计输入和仿真验证,实现了SDRAM的突发全页传输模式,读写速度达到了100MHz,存储容量为64M,通过设计存储控制板实现了硬件测试,验证了该设计的可行性和准确性,实现了弹光调制傅里叶变换光谱仪高速大容量数据存储。
