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基于阵列处理器的HEVC数据流图可重构实现: 1; 作者胡传瞻蒋林 +3 位作者朱筠谢晓燕杨坤崔馨月《计算机应用与软件》北大核心 2024年第3期240-245,257,共7页; 提出一种基于阵列处理器的HEVC算法数据流图可重构实现方法。基于动态重构机制完成不同的划分方式、算法间的灵活切换,采用深度优先贪婪对数据流图划分后子任务时域流水的并行方式对HEVC中典型编码算法的数据流图重新划分后设计合理映... 展开更多; 关键词数据流图 HEVC 深度优先贪婪可重构阵列处理器; 在线阅读下载PDF 职称材料

可重构视频阵列处理器测试平台设计与实现被引量：7: 2; 作者蒋林贺飞龙 +3 位作者山蕊王帅吴皓月武鑫《系统仿真学报》 CAS CSCD 北大核心 2020年第5期792-800,共9页; 针对可重构视频阵列处理器的设计要求及传统测试方法测试视频编解码系统时速度慢、精度低和可观测性不强的问题。开发了基于Qt的用户界面,设计实现了以现场可编程门阵列(Field programmable gate-array,FPGA)为核心的软硬件协同测试平... 展开更多; 关键词测试平台软硬件协同用户界面视频编解码可重构视频阵列处理器; 在线阅读下载PDF 职称材料

阵列处理器中改进几乎空白子帧算法的并行化实现被引量：1: 3; 作者李雪婷蒋林 +2 位作者张新崔朋飞张艳《电讯技术》北大核心 2017年第4期444-449,共6页; 两层异构网络中出现的小区间干扰协调是当前异构网络干扰问题研究的热点。针对软件实现增强小区调度几乎空白子帧(ABS)的干扰方案存在处理数据量大、速度慢的缺点,基于可重构阵列结构提出了一种动态ABS干扰协调的并行化硬件实现方案。... 展开更多; 关键词异构网小区间干扰协调可重构阵列处理器几乎空白子帧增强小区; 在线阅读下载PDF 职称材料

阵列处理器分布式Cache的局部优先访问结构设计被引量：1: 4; 作者刘有耀张园山蕊《计算机工程与科学》 CSCD 北大核心 2020年第4期580-587,共8页; 针对可重构阵列处理器访存数据量大、数据并行性要求高且数据全局重用少、局部性明显的特点,提出了一种分布式Cache结构的簇内局部优先高效互连访问结构,该结构实现了簇内4×4个PE对4×4个Cache的并行访问,选用Xilinx公司的ZYN... 展开更多; 关键词可重构阵列处理器分布式Cache 并行存储纹理提取; 在线阅读下载PDF 职称材料

基于可变编码块流水的可重构HEVC帧内环路设计: 5; 作者夏馨缘山蕊 +2 位作者崔馨月杨坤廖望《计算机应用与软件》北大核心 2025年第4期107-113,165,共8页; 高效视频编码标准(HEVC)硬件实现过程中,其高计算复杂度和高数据依赖性不仅阻碍了视频实时编码的性能,也带来了更高的资源消耗。通过分析帧内环路各个算法之间处理像素块时产生的数据/时序依赖关系,基于可变编码块流水的HEVC帧内环路可... 展开更多; 关键词可变编码块流水可重构阵列处理器高效视频编码帧内环路邻接互连; 在线阅读下载PDF 职称材料

可重构阵列DSP结构ReMAP 被引量：2: 6; 作者王新安叶兆华 +1 位作者戴鹏周丹《深圳大学学报（理工版）》 EI CAS 北大核心 2010年第1期16-20,共5页; 为满足多媒体处理等领域要求芯片高性能,且开发周期短的需求,提出一种可重构阵列DSP的结构——ReMAP.该阵列结构由多个运算单元、存储器和交换开关等级联组成,易于扩展和配置.通过把算法分割映射到多个运算单元之中,提高芯片对计算密集... 展开更多; 关键词计算机工程可重构阵列处理器计算密集型处理器数字信号处理多媒体处理; 在线阅读下载PDF 职称材料

窄带物联网信道接收端检测算法的并行化实现被引量：3: 7; 作者张新王瑜 +2 位作者山蕊王昱吴皓月《电讯技术》北大核心 2020年第1期87-91,共5页; 针对窄带物联网物理随机接入信道检测和到达时间估计算法处理数据量大、计算耗时的问题,通过分析接收端检测算法的可并行性和数据相关性,基于可重构阵列处理器提出了一种并行化硬件实现方案。该算法在高层配置参数产生的前导符号和通过... 展开更多; 关键词窄带物联网接收端检测可重构阵列处理器物理随机接入信道; 在线阅读下载PDF 职称材料

题名基于阵列处理器的HEVC数据流图可重构实现: 1; 作者胡传瞻蒋林朱筠谢晓燕杨坤崔馨月; 机构西安邮电大学计算机学院西安科技大学集成电路实验室西安邮电大学电子工程学院; 出处《计算机应用与软件》北大核心 2024年第3期240-245,257,共7页; 基金国家自然科学基金项目(61772417,61834005,61802304,61602377)。; 文摘提出一种基于阵列处理器的HEVC算法数据流图可重构实现方法。基于动态重构机制完成不同的划分方式、算法间的灵活切换,采用深度优先贪婪对数据流图划分后子任务时域流水的并行方式对HEVC中典型编码算法的数据流图重新划分后设计合理映射方案,以Sobel算子值为重构依据在阵列处理器上进行帧内预测算法验证。实验结果表明,与块间流水方案实现相比加速比可达14.97,各算法资源利用率及计算速度均有提升,与帧内预测模式选择快速算法相比每个时钟周期可多处理7.1个像素。; 关键词数据流图 HEVC 深度优先贪婪可重构阵列处理器; Keywords Data flow graph HEVC Depth first greedy search Reconfigurable array processor; 分类号 TP301.6 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名可重构视频阵列处理器测试平台设计与实现被引量：7: 2; 作者蒋林贺飞龙山蕊王帅吴皓月武鑫; 机构西安邮电大学电子工程学院西安邮电大学计算机学院; 出处《系统仿真学报》 CAS CSCD 北大核心 2020年第5期792-800,共9页; 基金国家自然科学基金(61772417,61602377,61634004) 陕西省科技统筹创新工程(2016KTZDGY02-04-02) 陕西省重点研发计划(2017GY-060)。; 文摘针对可重构视频阵列处理器的设计要求及传统测试方法测试视频编解码系统时速度慢、精度低和可观测性不强的问题。开发了基于Qt的用户界面,设计实现了以现场可编程门阵列(Field programmable gate-array,FPGA)为核心的软硬件协同测试平台。在PC端实现以软件仿真为基础的数据传输与图像重现,在FPGA端实现以可重构视频阵列处理器为基础的视频编解码算法并行映射。实验结果表明,在工作频率为100 MHz时,FPGA与PC之间可正确传输数据并满足算法测试时不同测试用例的更换需求,具有较好的可观测性。; 关键词测试平台软硬件协同用户界面视频编解码可重构视频阵列处理器; Keywords testing platform hardware and software collaboration user interface video codec reconfigurable video array processor; 分类号 TP391.9 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名阵列处理器中改进几乎空白子帧算法的并行化实现被引量：1: 3; 作者李雪婷蒋林张新崔朋飞张艳; 机构西安邮电大学计算机学院西安邮电大学电子工程学院西安邮电大学通信与信息工程学院; 出处《电讯技术》北大核心 2017年第4期444-449,共6页; 基金国家自然科学基金资助项目(61272120 61634004 +2 种基金 61602377) 陕西省科技统筹创新工程项目(2016KTZDGY02-04-02); 文摘两层异构网络中出现的小区间干扰协调是当前异构网络干扰问题研究的热点。针对软件实现增强小区调度几乎空白子帧(ABS)的干扰方案存在处理数据量大、速度慢的缺点,基于可重构阵列结构提出了一种动态ABS干扰协调的并行化硬件实现方案。该算法在增强小区内根据用户数动态分配ABS比例,以改善小区边缘用户的信道容量,通过流水线的方式使用多个轻核处理元(PE)实现并行计算以提高运算效率。测试结果表明,使用12个PE同时调度实现算法的映射,运行1 983个周期,其性能比单个PE提升77.03%,该算法的并行计算能力得到显著提升,宏基站用户的吞吐量可以达到4.76 Mbit/s。; 关键词异构网小区间干扰协调可重构阵列处理器几乎空白子帧增强小区; Keywords h e t e r ogeneous network inter-cell interference coor dination reconfigurable array processor al- most black subframes cell r a n g e e x p a n s i o n; 分类号 TN925 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

题名阵列处理器分布式Cache的局部优先访问结构设计被引量：1: 4; 作者刘有耀张园山蕊; 机构西安邮电大学电子工程学院; 出处《计算机工程与科学》 CSCD 北大核心 2020年第4期580-587,共8页; 基金国家自然科学基金(61874087,61802304,61772417,61834005,61602377,61634004) 陕西省国际科技合作计划(2018KW-006) +1 种基金陕西省重点研发计划(2017GY-060)。; 文摘针对可重构阵列处理器访存数据量大、数据并行性要求高且数据全局重用少、局部性明显的特点,提出了一种分布式Cache结构的簇内局部优先高效互连访问结构,该结构实现了簇内4×4个PE对4×4个Cache的并行访问,选用Xilinx公司的ZYNQ系列芯片XC7Z045 FFG900-2进行FPGA综合。在无冲突情况下,该互连结构支持簇内16个PE的同时读/写访问,最高频率可达221 MHz,访存峰值带宽为7.6 GB/s。在此结构上实现了灰度共生矩阵提取纹理图像特征算法,数据访存带宽达到478.125 MB/s,运行时间为0.24 ms。; 关键词可重构阵列处理器分布式Cache 并行存储纹理提取; Keywords reconfigurable array processor distributed Cache parallel memory texture extraction; 分类号 TP393 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名基于可变编码块流水的可重构HEVC帧内环路设计: 5; 作者夏馨缘山蕊崔馨月杨坤廖望; 机构西安邮电大学电子工程学院西安科技大学安全科学与工程学院; 出处《计算机应用与软件》北大核心 2025年第4期107-113,165,共8页; 基金国家自然科学基金项目(61802304,61834005,61772417,61602377,61634004)。; 文摘高效视频编码标准(HEVC)硬件实现过程中,其高计算复杂度和高数据依赖性不仅阻碍了视频实时编码的性能,也带来了更高的资源消耗。通过分析帧内环路各个算法之间处理像素块时产生的数据/时序依赖关系,基于可变编码块流水的HEVC帧内环路可重构阵列结构,各模块间采用邻接互连接口完成握手通信,实现整个帧内环路编码块之间流水处理,提高帧内环路的计算效率。实验结果表明,所提方法在满足计算速度与硬件资源要求的同时,与基于串行的帧内环路编码处理电路相比,执行时间减少了87%,时钟频率达125 MHz。; 关键词可变编码块流水可重构阵列处理器高效视频编码帧内环路邻接互连; Keywords Variable coding block pipeline Reconfigurable array processor High efficiency video coding Intra-frame loop Adjacent interconnection; 分类号 TP302 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名可重构阵列DSP结构ReMAP 被引量：2: 6; 作者王新安叶兆华戴鹏周丹; 机构北京大学深圳研究生院集成微系统科学工程与应用国家重点实验室; 出处《深圳大学学报（理工版）》 EI CAS 北大核心 2010年第1期16-20,共5页; 基金国家高技术研究发展计划资助项目(2009AA01Z127) 深圳市科技计划项目(SZKJ-2007017); 文摘为满足多媒体处理等领域要求芯片高性能,且开发周期短的需求,提出一种可重构阵列DSP的结构——ReMAP.该阵列结构由多个运算单元、存储器和交换开关等级联组成,易于扩展和配置.通过把算法分割映射到多个运算单元之中,提高芯片对计算密集型任务的执行效率.在SMIC 0.18μm工艺下完成了ReMAP芯片的原型验证,包含16个ALU单元.测试结果表明,该结构能以较高效率完成如SAD和DCT等视频处理相关算法.; 关键词计算机工程可重构阵列处理器计算密集型处理器数字信号处理多媒体处理; Keywords computer project ReMAP computer-intensive processor： digital signal processing multimedia processing; 分类号 TN47 [电子电信—微电子学与固体电子学] TP302 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名窄带物联网信道接收端检测算法的并行化实现被引量：3: 7; 作者张新王瑜山蕊王昱吴皓月; 机构西安邮电大学电子工程学院西安邮电大学计算机学院; 出处《电讯技术》北大核心 2020年第1期87-91,共5页; 基金国家自然科学基金资助项目(61802304,61834005,61772417); 文摘针对窄带物联网物理随机接入信道检测和到达时间估计算法处理数据量大、计算耗时的问题,通过分析接收端检测算法的可并行性和数据相关性,基于可重构阵列处理器提出了一种并行化硬件实现方案。该算法在高层配置参数产生的前导符号和通过前期信道处理后的接收符号具有最大相关性时,将此时的到达时间和残留子载波偏移作为估计指标,通过流水线的方式使用多个轻核处理元(Processor Element,PE)实现并行计算以提高运算效率。实验结果表明,使用6个PE同时调度实现算法的映射,运行了35985个周期,其性能比单个PE提升36.18%。用可重构多核阵列处理器实现该算法的运行时间相较于用Matlab实现降低了173.09倍,有效提高了接收端检测算法的运算效率。; 关键词窄带物联网接收端检测可重构阵列处理器物理随机接入信道; Keywords narrowband Internet of Things receiver detection reconfigurable array processor physical random access channel; 分类号 TN911 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	基于阵列处理器的HEVC数据流图可重构实现	胡传瞻蒋林朱筠谢晓燕杨坤崔馨月	《计算机应用与软件》北大核心	2024	0	在线阅读下载PDF 职称材料
2	可重构视频阵列处理器测试平台设计与实现	蒋林贺飞龙山蕊王帅吴皓月武鑫	《系统仿真学报》 CAS CSCD 北大核心	2020	7	在线阅读下载PDF 职称材料
3	阵列处理器中改进几乎空白子帧算法的并行化实现	李雪婷蒋林张新崔朋飞张艳	《电讯技术》北大核心	2017	1	在线阅读下载PDF 职称材料
4	阵列处理器分布式Cache的局部优先访问结构设计	刘有耀张园山蕊	《计算机工程与科学》 CSCD 北大核心	2020	1	在线阅读下载PDF 职称材料
5	基于可变编码块流水的可重构HEVC帧内环路设计	夏馨缘山蕊崔馨月杨坤廖望	《计算机应用与软件》北大核心	2025	0	在线阅读下载PDF 职称材料
6	可重构阵列DSP结构ReMAP	王新安叶兆华戴鹏周丹	《深圳大学学报（理工版）》 EI CAS 北大核心	2010	2	在线阅读下载PDF 职称材料
7	窄带物联网信道接收端检测算法的并行化实现	张新王瑜山蕊王昱吴皓月	《电讯技术》北大核心	2020	3	在线阅读下载PDF 职称材料