期刊文献+
共找到64篇文章
< 1 2 4 >
每页显示 20 50 100
基于遗传算法的分割可测试设计
1
作者 李宇飞 余宙 付宇卓 《上海交通大学学报》 EI CAS CSCD 北大核心 2007年第11期1774-1777,1782,共5页
基于遗传算法,建立了片上系统芯片(SOC)的图模型,对逻辑级的SOC结构进行精确量化;然后,对模型应用遗传算法进行分析,得到了电路的理想分割结果;最后,基于分割结果,实现一颗SOC的可测试设计(DFT).实验结果表明,在分割的均匀度与附加电路... 基于遗传算法,建立了片上系统芯片(SOC)的图模型,对逻辑级的SOC结构进行精确量化;然后,对模型应用遗传算法进行分析,得到了电路的理想分割结果;最后,基于分割结果,实现一颗SOC的可测试设计(DFT).实验结果表明,在分割的均匀度与附加电路代价方面,该方法相比原有的DFT方法有显著的改进. 展开更多
关键词 片上系统芯片 可测试设计 测试功耗 分割 遗传算法
在线阅读 下载PDF
基于嵌入式内核SOC I_(DDQ)可测试设计方法
2
作者 冯建华 孙义和 李树国 《计算机研究与发展》 EI CSCD 北大核心 2003年第7期1129-1134,共6页
由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在IDDQ测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SO... 由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在IDDQ测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SOC设计的规模增大引起漏电升高的问题 首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念 然后制定了一系列适合于SOC的IDDQ可测试设计规则 展开更多
关键词 系统芯片 SOC 内核 JTAG 可测试设计 IDDQ测试
在线阅读 下载PDF
SOC可测试性设计与测试技术 被引量:42
3
作者 胡瑜 韩银和 李晓维 《计算机研究与发展》 EI CSCD 北大核心 2005年第1期153-162,共10页
超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性... 超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩/解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作.最后,展望了SOC测试未来的发展方向. 展开更多
关键词 芯片系统 可测试设计 测试资源划分 测试资源优化
在线阅读 下载PDF
可测试性设计技术在一款通用CPU芯片中的应用 被引量:5
4
作者 李华伟 李晓维 +2 位作者 尹志刚 吕涛 何蓉晖 《计算机工程与应用》 CSCD 北大核心 2002年第16期191-194,共4页
可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,... 可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。 展开更多
关键词 可测试设计 CPU芯片 扫描设计 TEEE1149.1标准
在线阅读 下载PDF
SoC的可测试性设计技术 被引量:4
5
作者 王永生 肖立伊 +1 位作者 毛志刚 叶以正 《同济大学学报(自然科学版)》 EI CAS CSCD 北大核心 2002年第10期1271-1276,共6页
基于可复用的嵌入式IP(intellectualproperty)模块的系统级芯片 (SoC)设计方法使测试面临新的挑战 ,需要研究开发新的测试方法和策略 .结合系统级芯片的可测试性设计技术所面临的技术难点 ,详细介绍了当前系统级芯片的可测试性设计技术 ... 基于可复用的嵌入式IP(intellectualproperty)模块的系统级芯片 (SoC)设计方法使测试面临新的挑战 ,需要研究开发新的测试方法和策略 .结合系统级芯片的可测试性设计技术所面临的技术难点 ,详细介绍了当前系统级芯片的可测试性设计技术 ,分析了各种系统级芯片的可测试性设计技术的特点及其优缺点 ,着重讨论了国际工业界内针对系统级芯片测试的方案 :IEEEP15 0 0和虚拟插座接口联盟 (VSIA)测试访问结构 . 展开更多
关键词 SOC 系统级芯片 可测试设计 测试访问结构 芯片设计 芯片测试 嵌入式IP模块
在线阅读 下载PDF
可测试性设计中的优化问题及求解算法 被引量:4
6
作者 胡 政 温熙森 钱彦岭 《计算机工程与应用》 CSCD 北大核心 2000年第11期42-44,共3页
近20年来,为了解决结构日益复杂的VLSI电路的测试问题,可测试性设计技术得到了迅速发展.在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可能降低总体设计代价,是一个非常重要且亟待解决的问题.文章应用图论对可测试... 近20年来,为了解决结构日益复杂的VLSI电路的测试问题,可测试性设计技术得到了迅速发展.在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可能降低总体设计代价,是一个非常重要且亟待解决的问题.文章应用图论对可测试性设计中的两种典型优化问题进行了数学描述,并构造了相应的可行求解算法. 展开更多
关键词 可测试设计 优化问题 求解算法 集成电路
在线阅读 下载PDF
“存储+逻辑”3D集成电路的硅通孔可测试性设计 被引量:6
7
作者 叶靖 郭瑞峰 +4 位作者 胡瑜 郑武东 黄宇 赖李洋 李晓维 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第1期146-153,共8页
为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6. 展开更多
关键词 3D集成电路 硅通孔 可测试设计 JEDEC协议JESD229 IEEE 1149 1协议
在线阅读 下载PDF
NRS4000微处理器的可测试性设计 被引量:4
8
作者 张盛兵 高德远 《西北工业大学学报》 EI CAS CSCD 北大核心 1999年第3期344-349,共6页
现代先进微处理器有非常高的集成度和复杂度,又有寄存器堆、 Cache等嵌入式部件,而且芯片管脚数相对较少,必须要有一定的自测试设计和其它的可测试性设计来简化测试代码,提高故障覆盖率。本文简要讨论了 N R S4000 微... 现代先进微处理器有非常高的集成度和复杂度,又有寄存器堆、 Cache等嵌入式部件,而且芯片管脚数相对较少,必须要有一定的自测试设计和其它的可测试性设计来简化测试代码,提高故障覆盖率。本文简要讨论了 N R S4000 微处理器芯片的以边界扫描测试为主体,以自测试为补充的可测试性设计框架。着重介绍了芯片的边界扫描设计和芯片中译码控制器 P L A 和微程序 R O M 以及采用内嵌 R A M 结构的指令 Cache 和寄存器堆的内建自测试设计。结果表明,这些可测试性设计大大缩短了测试代码的长度。 展开更多
关键词 微处理器 测试 边界扫描 可测试设计 NRS4000
在线阅读 下载PDF
一种适用于Chiplet测试的通用测试访问端口控制器电路设计 被引量:2
9
作者 蔡志匡 周国鹏 +2 位作者 宋健 王子轩 郭宇锋 《电子与信息学报》 EI CSCD 北大核心 2023年第5期1593-1601,共9页
在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTA... 在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM),增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下,通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径,实现跨层访问芯粒。仿真结果表明,所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计,可以有效地选择芯粒的测试,还节省了测试端口和测试时间资源并提升了测试效率。 展开更多
关键词 3维集成电路 Chiplet 中介层 可测试设计 IEEE 1838标准协议
在线阅读 下载PDF
星载软件可测试性设计方法 被引量:4
10
作者 袁利 王磊 《中国空间科学技术》 EI CSCD 北大核心 2010年第4期31-37,共7页
随着星载软件复杂度的增加,提高软件测试效率对保证软件质量越来越重要,软件的可测试性设计成为提高软件测试效率的关键手段。文中针对星载软件的可测试性设计提出了四种方法:设计可测试的分层体系结构可将软件故障限制在层次范围内;合... 随着星载软件复杂度的增加,提高软件测试效率对保证软件质量越来越重要,软件的可测试性设计成为提高软件测试效率的关键手段。文中针对星载软件的可测试性设计提出了四种方法:设计可测试的分层体系结构可将软件故障限制在层次范围内;合约式任务模板可规范任务的输入输出,降低任务间的耦合性;状态序列编码可用于动态指示软件的切换与流向;多任务调度记录与堆栈使用记录可用于静态复现一段时间内软件的详细工作过程。可测试性设计方法应用在某项目的软件研制中,软件测试效率有明显提高,证明方法可行有效。 展开更多
关键词 星载软件 可测试设计 软件体系结构 任务模板 状态序列 航天器
在线阅读 下载PDF
航天器可测试性设计研究 被引量:7
11
作者 李彬 张强 +1 位作者 任焜 唐宁 《空间控制技术与应用》 2010年第5期13-17,共5页
在调研国内外可测试性技术发展历程的基础上,分析中国航天器可测试性设计技术与国外的差距,探讨其发展的前提条件和规划方法,提出适合中国航天器的可测试性设计的技术实现途径.
关键词 航天器 可测试设计(DFT) IEEE1149标准 内部测试(BIT)
在线阅读 下载PDF
SoC设计中的扫描测试技术 被引量:1
12
作者 徐勇军 张伸 +1 位作者 张志敏 李晓维 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2005年第12期2685-2689,共5页
针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测... 针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本. 展开更多
关键词 SOC 可测试设计 扫描设计 层次化设计方法
在线阅读 下载PDF
故障测试结构与调试结构的一体化设计 被引量:4
13
作者 李少青 邓勤学 《计算机工程与科学》 CSCD 2006年第8期99-100,110,共3页
可测性设计与调试结构设计一般是分别进行的,所需额外硬件资源都较大;然而,它们都是基于扫描技术而展开的,类似的设计结构对硬件资源是很大的浪费。整合测试逻辑和调试逻辑可以很好地降低故障测试和调试在硬件设计和验证等方面的开销,... 可测性设计与调试结构设计一般是分别进行的,所需额外硬件资源都较大;然而,它们都是基于扫描技术而展开的,类似的设计结构对硬件资源是很大的浪费。整合测试逻辑和调试逻辑可以很好地降低故障测试和调试在硬件设计和验证等方面的开销,节约设计制造成本。本文将介绍一种故障测试与追踪调试一体化结构,它在保证接近100%故障覆盖率的前提下,同时提供从JTAG端口观察和置位任一内部寄存器的强大追踪调试能力。 展开更多
关键词 可测试设计 追踪调试 故障测试 边界扫描
在线阅读 下载PDF
用作模拟可测试性设计的奇佳辨识 被引量:1
14
作者 赵国南 张福洪 程林滨 《同济大学学报(自然科学版)》 EI CAS CSCD 北大核心 2002年第10期1244-1248,共5页
奇佳辨识一词始见于北京装甲兵学院 2 0 0 0’测试论文集内 ,后复旦大学中葡固态电路论文集中考虑到模拟可测试性设计必需有关器件精确描述 ,例如双极型器件之三极 :基、集、射应分别有其体积电阻Rb、Rc 和Re,而不应只具基极体积电阻Rb... 奇佳辨识一词始见于北京装甲兵学院 2 0 0 0’测试论文集内 ,后复旦大学中葡固态电路论文集中考虑到模拟可测试性设计必需有关器件精确描述 ,例如双极型器件之三极 :基、集、射应分别有其体积电阻Rb、Rc 和Re,而不应只具基极体积电阻Rb 的通常近似描述 .于是这后两者的器件网络参数Y11-Y33简繁不同 .前者简 ,故有很大部分测试点排列收敛很快 ,呈速敛辨识 .可在短时间内将所有测试点排列全部校验而找到最佳辨识及一些较佳辨识的测试点排列 .将其中少数测试点排列应用到精确描述的器件网络参数上 ,所有排列需优化迭代数千万次才进入饱和状态 .但当审察该些饱和状态时 ,其辨识效果竟依然相对最佳或较佳 ,故名为奇佳辨识 . 展开更多
关键词 可测试设计 奇佳辨识 速敛辨识 模拟集成电路 故障诊断 电路设计
在线阅读 下载PDF
混合技术PCB可测试性设计优化方法 被引量:1
15
作者 胡政 温熙森 刘冠军 《电子测量技术》 1999年第1期4-7,共4页
文中对既包含JTAG芯片又包含非JTAG芯片的混合技术电路板的设计问题进行了深入的研究,构造了两种优化设计算法。应用这两种算法设计的电路,不仅可以满足应用JTAG机制对所有芯片进行测试的要求——可测试必要条件,而且具备最低的整体费... 文中对既包含JTAG芯片又包含非JTAG芯片的混合技术电路板的设计问题进行了深入的研究,构造了两种优化设计算法。应用这两种算法设计的电路,不仅可以满足应用JTAG机制对所有芯片进行测试的要求——可测试必要条件,而且具备最低的整体费用。文中给出了具体的算法,并用实例对算法进行了说明。 展开更多
关键词 可测试设计 混合技术 系统优化 PCB 电子电路
在线阅读 下载PDF
新颖综合可测试性设计优化算法 被引量:1
16
作者 胡政 温熙森 刘冠军 《电子测量技术》 2000年第3期7-9,共3页
可测试性设计是提高产品质量、可靠性、维修性的重要手段。文中对混合技术电路板的可测试性设计问题进行了深入的研究,应用图论模型对综合应用多种可测试性机制进行优化设计的问题进行描述,并应用“贪婪”算法策略构造了一种可行的求解... 可测试性设计是提高产品质量、可靠性、维修性的重要手段。文中对混合技术电路板的可测试性设计问题进行了深入的研究,应用图论模型对综合应用多种可测试性机制进行优化设计的问题进行描述,并应用“贪婪”算法策略构造了一种可行的求解算法,并用实例对算法进行了验证。 展开更多
关键词 可测试设计 边界扫描 混合技术 电路板
在线阅读 下载PDF
支持边界扫描测试的电路设计 被引量:3
17
作者 李鑫 刘伟 《无线电通信技术》 2009年第6期42-45,共4页
基于IEEE 1149.1标准制定的边界扫描技术能够对复杂电路进行测试,并诊断出硬件问题。首先介绍了边界扫描测试电路的基本结构,针对基于边界扫描的大规模集成电路的特点,论述了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意... 基于IEEE 1149.1标准制定的边界扫描技术能够对复杂电路进行测试,并诊断出硬件问题。首先介绍了边界扫描测试电路的基本结构,针对基于边界扫描的大规模集成电路的特点,论述了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点,另外,还给出了能够获得良好测试性设计效果的边界扫描电路的设计方案。 展开更多
关键词 边界扫描测试 TAP 可测试设计
在线阅读 下载PDF
空间电子设备电路板可靠性可测试性设计检查 被引量:4
18
作者 曲利新 《现代电子技术》 2011年第19期176-178,共3页
为了提高空间电子设备可靠性和可测试性设计的工作质量,采取在印制电路板生产前对其进行可靠性和可测试性设计检查的方法,可以提前在产品研发设计阶段发现可靠性和可测试性设计的不足,有针对性的加以改进,就能进一步提高产品质量与可靠... 为了提高空间电子设备可靠性和可测试性设计的工作质量,采取在印制电路板生产前对其进行可靠性和可测试性设计检查的方法,可以提前在产品研发设计阶段发现可靠性和可测试性设计的不足,有针对性的加以改进,就能进一步提高产品质量与可靠性。列举了印制电路板可靠性可测试性设计检查要点,具有实际工程应用价值。 展开更多
关键词 空间电子设备 电路板 可靠性设计 可测试设计 检查
在线阅读 下载PDF
基于LASAR的数字电路可测试性设计仿真 被引量:2
19
作者 毛磊 唐华 《中国测试技术》 2007年第5期109-113,共5页
随着故障诊断技术的发展,利用专业的仿真工具对实际电路进行可测试性分析仿真用的越来越普遍。LASAR(逻辑自动激励与响应)就是一套优秀的用于数字电路测试开发和逻辑分析的仿真软件系统。介绍了利用LASAR故障仿真进行数字电路可测试性... 随着故障诊断技术的发展,利用专业的仿真工具对实际电路进行可测试性分析仿真用的越来越普遍。LASAR(逻辑自动激励与响应)就是一套优秀的用于数字电路测试开发和逻辑分析的仿真软件系统。介绍了利用LASAR故障仿真进行数字电路可测试性分析的方法。通过对一个实际电路进行仿真,具体说明了该方法在实际工程当中的应用。 展开更多
关键词 LASER 故障仿真 可测试设计 测试激励
在线阅读 下载PDF
一种低功耗系统芯片的可测试性设计方案
20
作者 徐太龙 鲁世斌 +2 位作者 代广珍 孟坚 陈军宁 《计算机工程》 CAS CSCD 2014年第3期306-309,共4页
低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、... 低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。 展开更多
关键词 可测试设计 低功耗 系统芯片 内建自测试 电源关断 多电源多电压 扫描链
在线阅读 下载PDF
上一页 1 2 4 下一页 到第
使用帮助 返回顶部