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SOC可测试性设计与测试技术 被引量：42
1
作者 胡瑜 韩银和 李晓维 《计算机研究与发展》 EI CSCD 北大核心 2005年第1期153-162,共10页
超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性... 超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作.最后,展望了SOC测试未来的发展方向. 展开更多
关键词 芯片系统 可测试性设计 测试资源划分 测试资源优化
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可测试性设计技术在一款通用CPU芯片中的应用 被引量：5
2
作者 李华伟 李晓维 +2 位作者 尹志刚 吕涛 何蓉晖 《计算机工程与应用》 CSCD 北大核心 2002年第16期191-194,共4页
可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,... 可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。 展开更多
关键词 可测试性设计 CPU芯片 扫描设计 TEEE1149.1标准
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SoC的可测试性设计技术 被引量：4
3
作者 王永生 肖立伊 +1 位作者 毛志刚 叶以正 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1271-1276,共6页
基于可复用的嵌入式IP(intellectualproperty)模块的系统级芯片 (SoC)设计方法使测试面临新的挑战 ,需要研究开发新的测试方法和策略 .结合系统级芯片的可测试性设计技术所面临的技术难点 ,详细介绍了当前系统级芯片的可测试性设计技术 ... 基于可复用的嵌入式IP(intellectualproperty)模块的系统级芯片 (SoC)设计方法使测试面临新的挑战 ,需要研究开发新的测试方法和策略 .结合系统级芯片的可测试性设计技术所面临的技术难点 ,详细介绍了当前系统级芯片的可测试性设计技术 ,分析了各种系统级芯片的可测试性设计技术的特点及其优缺点 ,着重讨论了国际工业界内针对系统级芯片测试的方案 :IEEEP15 0 0和虚拟插座接口联盟 (VSIA)测试访问结构 . 展开更多
关键词 SOC 系统级芯片 可测试性设计 测试访问结构 芯片设计 芯片测试 嵌入式IP模块
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“存储＋逻辑”3D集成电路的硅通孔可测试性设计 被引量：6
4
作者 叶靖 郭瑞峰 +4 位作者 胡瑜 郑武东 黄宇 赖李洋 李晓维 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第1期146-153,共8页
为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6. 展开更多
关键词 3D集成电路 硅通孔 可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议
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可测试性设计中的优化问题及求解算法 被引量：4
5
作者 胡 政 温熙森 钱彦岭 《计算机工程与应用》 CSCD 北大核心 2000年第11期42-44,共3页
近20年来,为了解决结构日益复杂的VLSI电路的测试问题,可测试性设计技术得到了迅速发展.在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可能降低总体设计代价,是一个非常重要且亟待解决的问题.文章应用图论对可测试... 近20年来,为了解决结构日益复杂的VLSI电路的测试问题,可测试性设计技术得到了迅速发展.在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可能降低总体设计代价,是一个非常重要且亟待解决的问题.文章应用图论对可测试性设计中的两种典型优化问题进行了数学描述,并构造了相应的可行求解算法. 展开更多
关键词 可测试性设计 优化问题 求解算法 集成电路
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NRS4000微处理器的可测试性设计 被引量：4
6
作者 张盛兵 高德远 《西北工业大学学报》 EI CAS CSCD 北大核心 1999年第3期344-349,共6页
现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、 Ｃａｃｈｅ等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论了 Ｎ Ｒ Ｓ４０００ 微... 现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、 Ｃａｃｈｅ等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论了 Ｎ Ｒ Ｓ４０００ 微处理器芯片的以边界扫描测试为主体，以自测试为补充的可测试性设计框架。着重介绍了芯片的边界扫描设计和芯片中译码控制器 Ｐ Ｌ Ａ 和微程序 Ｒ Ｏ Ｍ 以及采用内嵌 Ｒ Ａ Ｍ 结构的指令 Ｃａｃｈｅ 和寄存器堆的内建自测试设计。结果表明，这些可测试性设计大大缩短了测试代码的长度。 展开更多
关键词 微处理器 测试 边界扫描 可测试性设计 NRS4000
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星载软件可测试性设计方法 被引量：4
7
作者 袁利 王磊 《中国空间科学技术》 EI CSCD 北大核心 2010年第4期31-37,共7页
随着星载软件复杂度的增加,提高软件测试效率对保证软件质量越来越重要,软件的可测试性设计成为提高软件测试效率的关键手段。文中针对星载软件的可测试性设计提出了四种方法:设计可测试的分层体系结构可将软件故障限制在层次范围内;合... 随着星载软件复杂度的增加,提高软件测试效率对保证软件质量越来越重要,软件的可测试性设计成为提高软件测试效率的关键手段。文中针对星载软件的可测试性设计提出了四种方法:设计可测试的分层体系结构可将软件故障限制在层次范围内;合约式任务模板可规范任务的输入输出,降低任务间的耦合性;状态序列编码可用于动态指示软件的切换与流向;多任务调度记录与堆栈使用记录可用于静态复现一段时间内软件的详细工作过程。可测试性设计方法应用在某项目的软件研制中,软件测试效率有明显提高,证明方法可行有效。 展开更多
关键词 星载软件 可测试性设计 软件体系结构 任务模板 状态序列 航天器
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航天器可测试性设计研究 被引量：7
8
作者 李彬 张强 +1 位作者 任焜 唐宁 《空间控制技术与应用》 2010年第5期13-17,共5页
在调研国内外可测试性技术发展历程的基础上,分析中国航天器可测试性设计技术与国外的差距,探讨其发展的前提条件和规划方法,提出适合中国航天器的可测试性设计的技术实现途径.
关键词 航天器 可测试性设计(DFT) IEEE1149标准 内部测试(BIT)
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用作模拟可测试性设计的奇佳辨识 被引量：1
9
作者 赵国南 张福洪 程林滨 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1244-1248,共5页
奇佳辨识一词始见于北京装甲兵学院 2 0 0 0’测试论文集内 ,后复旦大学中葡固态电路论文集中考虑到模拟可测试性设计必需有关器件精确描述 ,例如双极型器件之三极 :基、集、射应分别有其体积电阻Rb、Rc 和Re,而不应只具基极体积电阻Rb... 奇佳辨识一词始见于北京装甲兵学院 2 0 0 0’测试论文集内 ,后复旦大学中葡固态电路论文集中考虑到模拟可测试性设计必需有关器件精确描述 ,例如双极型器件之三极 :基、集、射应分别有其体积电阻Rb、Rc 和Re,而不应只具基极体积电阻Rb 的通常近似描述 .于是这后两者的器件网络参数Y11-Y33简繁不同 .前者简 ,故有很大部分测试点排列收敛很快 ,呈速敛辨识 .可在短时间内将所有测试点排列全部校验而找到最佳辨识及一些较佳辨识的测试点排列 .将其中少数测试点排列应用到精确描述的器件网络参数上 ,所有排列需优化迭代数千万次才进入饱和状态 .但当审察该些饱和状态时 ,其辨识效果竟依然相对最佳或较佳 ,故名为奇佳辨识 . 展开更多
关键词 可测试性设计 奇佳辨识 速敛辨识 模拟集成电路 故障诊断 电路设计
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混合技术PCB可测试性设计优化方法 被引量：1
10
作者 胡政 温熙森 刘冠军 《电子测量技术》 1999年第1期4-7,共4页
文中对既包含JTAG芯片又包含非JTAG芯片的混合技术电路板的设计问题进行了深入的研究,构造了两种优化设计算法。应用这两种算法设计的电路,不仅可以满足应用JTAG机制对所有芯片进行测试的要求——可测试必要条件,而且具备最低的整体费... 文中对既包含JTAG芯片又包含非JTAG芯片的混合技术电路板的设计问题进行了深入的研究,构造了两种优化设计算法。应用这两种算法设计的电路,不仅可以满足应用JTAG机制对所有芯片进行测试的要求——可测试必要条件,而且具备最低的整体费用。文中给出了具体的算法,并用实例对算法进行了说明。 展开更多
关键词 可测试性设计 混合技术 系统优化 PCB 电子电路
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新颖综合可测试性设计优化算法 被引量：1
11
作者 胡政 温熙森 刘冠军 《电子测量技术》 2000年第3期7-9,共3页
可测试性设计是提高产品质量、可靠性、维修性的重要手段。文中对混合技术电路板的可测试性设计问题进行了深入的研究,应用图论模型对综合应用多种可测试性机制进行优化设计的问题进行描述,并应用“贪婪”算法策略构造了一种可行的求解... 可测试性设计是提高产品质量、可靠性、维修性的重要手段。文中对混合技术电路板的可测试性设计问题进行了深入的研究,应用图论模型对综合应用多种可测试性机制进行优化设计的问题进行描述,并应用“贪婪”算法策略构造了一种可行的求解算法,并用实例对算法进行了验证。 展开更多
关键词 可测试性设计 边界扫描 混合技术 电路板
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空间电子设备电路板可靠性可测试性设计检查 被引量：4
12
作者 曲利新 《现代电子技术》 2011年第19期176-178,共3页
为了提高空间电子设备可靠性和可测试性设计的工作质量,采取在印制电路板生产前对其进行可靠性和可测试性设计检查的方法,可以提前在产品研发设计阶段发现可靠性和可测试性设计的不足,有针对性的加以改进,就能进一步提高产品质量与可靠... 为了提高空间电子设备可靠性和可测试性设计的工作质量,采取在印制电路板生产前对其进行可靠性和可测试性设计检查的方法,可以提前在产品研发设计阶段发现可靠性和可测试性设计的不足,有针对性的加以改进,就能进一步提高产品质量与可靠性。列举了印制电路板可靠性可测试性设计检查要点,具有实际工程应用价值。 展开更多
关键词 空间电子设备 电路板 可靠性设计 可测试性设计 检查
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基于LASAR的数字电路可测试性设计仿真 被引量：2
13
作者 毛磊 唐华 《中国测试技术》 2007年第5期109-113,共5页
随着故障诊断技术的发展,利用专业的仿真工具对实际电路进行可测试性分析仿真用的越来越普遍。LASAR(逻辑自动激励与响应)就是一套优秀的用于数字电路测试开发和逻辑分析的仿真软件系统。介绍了利用LASAR故障仿真进行数字电路可测试性... 随着故障诊断技术的发展,利用专业的仿真工具对实际电路进行可测试性分析仿真用的越来越普遍。LASAR(逻辑自动激励与响应)就是一套优秀的用于数字电路测试开发和逻辑分析的仿真软件系统。介绍了利用LASAR故障仿真进行数字电路可测试性分析的方法。通过对一个实际电路进行仿真,具体说明了该方法在实际工程当中的应用。 展开更多
关键词 LASER 故障仿真 可测试性设计 测试激励
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一种低功耗系统芯片的可测试性设计方案
14
作者 徐太龙 鲁世斌 +2 位作者 代广珍 孟坚 陈军宁 《计算机工程》 CAS CSCD 2014年第3期306-309,共4页
低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、... 低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。 展开更多
关键词 可测试性设计 低功耗 系统芯片 内建自测试 电源关断 多电源多电压 扫描链
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类蜂巢结构快速样机平台的可测试性设计
15
作者 陈伟男 周博 +1 位作者 彭澄廉 吴荣泉 《计算机工程》 EI CAS CSCD 北大核心 2006年第24期232-233,256,共3页
类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台,采用类似蜂窝状的系统结构。根据该样机平台特点,采用边界扫描技术进行板级和系统级的可测试性设计,扫描链路可以灵活配置,不仅能实现边界扫描测试,还... 类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台,采用类似蜂窝状的系统结构。根据该样机平台特点,采用边界扫描技术进行板级和系统级的可测试性设计,扫描链路可以灵活配置,不仅能实现边界扫描测试,还能实现对可编程器件的在线编程,方便了样机平台的测试和调试工作,缩短了系统开发周期。 展开更多
关键词 快速样机原型 可测试性设计 JTAG
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测试与可测试性设计发展的挑战 被引量：4
16
作者 张永光 徐元欣 王匡 《半导体技术》 CAS CSCD 北大核心 2005年第2期33-37,共5页
CMOS器件进入超深亚微米阶段,集成电路(IC)继续向高集成度、高速度、低功耗发展,使得IC在测试和可测试性设计上都面临新的挑战。本文首先介绍了测试和可测试性设计的概念,分析了测试和可测试性设计面临的困境;然后讨论了系统芯片设计中... CMOS器件进入超深亚微米阶段,集成电路(IC)继续向高集成度、高速度、低功耗发展,使得IC在测试和可测试性设计上都面临新的挑战。本文首先介绍了测试和可测试性设计的概念,分析了测试和可测试性设计面临的困境;然后讨论了系统芯片设计中的测试和可测试性设计,最后对测试和可测试性设计的未来发展方向进行了展望。 展开更多
关键词 可测试性设计 可控制性 可观察性 系统芯片
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RTD电路的可测试性设计 被引量：2
17
作者 骆健 林弥 +3 位作者 徐丽燕 王林 陈偕雄 金心宇 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2004年第11期1436-1440,1473,共6页
针对共振隧穿二极管(RTD)电路由于具有超高集成度特点所带来的电路测试困难,在故障分析与故障模型的基础上提出了RTD电路的可测试性设计方案.该方案基于RTD电路开关级模型,针对电路基本的开路、短路故障合理增加控制端,利用控制端信号... 针对共振隧穿二极管(RTD)电路由于具有超高集成度特点所带来的电路测试困难,在故障分析与故障模型的基础上提出了RTD电路的可测试性设计方案.该方案基于RTD电路开关级模型,针对电路基本的开路、短路故障合理增加控制端,利用控制端信号设计测试向量,使电路达到完全可测的目的.本方案可测试性程度较高,硬件花费较小,仅需附加一个金属氧化物半导体管(MOS)与两个控制端便可有效地测试出RTD电路的开路故障与短路故障,提高了电路的可控制性和可观察性,经PSPICE9.0软件验证达到了可测试性设计的目的. 展开更多
关键词 共振隧穿二极管(RTD) 短路故障 开路故障 可测试性设计
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载人航天产品可测试性设计方法初步研究 被引量：4
18
作者 熊晓英 王九龙 赵岩松 《载人航天》 CSCD 2011年第3期42-47,共6页
可测试性设计能有效提高载人航天故障检测和故障诊断能力,减少系统的维修时间,提高系统可用性,保障系统执行任务的可靠与安全。本文在分析载人航天产品可测试性设计现状基础上,提出了更好地适应载人航天产品可测试性的设计方法,以一航... 可测试性设计能有效提高载人航天故障检测和故障诊断能力,减少系统的维修时间,提高系统可用性,保障系统执行任务的可靠与安全。本文在分析载人航天产品可测试性设计现状基础上,提出了更好地适应载人航天产品可测试性的设计方法,以一航天控制器为例进行了可测试性建模仿真,结果表明此方法在载人航天产品可测试性设计应用中的可行性和有效性。 展开更多
关键词 可测试性设计 机内测试 自动测试设备
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SOC的可测试性设计策略 被引量：2
19
作者 周宇亮 马琪 《半导体技术》 CAS CSCD 北大核心 2006年第9期687-691,共5页
介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨。
关键词 可测试性设计 系统芯片 内部扫描 内建自测试 边界扫描
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高清晰度电视信道接收芯片的可测试性设计
20
作者 黄勤 李荣玉 《上海交通大学学报》 EI CAS CSCD 北大核心 2002年第6期817-819,共3页
高清晰度电视 ( HDTV)信道接收芯片 ( 8VSB)的测试策略主要包括全速全扫描的内部测试、片载内存的自检测 ( BIST)以及 IEEE1 1 49.1边界扫描测试 .该芯片总共有 2× 1 0 6个晶体管 ,集成有大量的片载内存 ,并在总体设计时间与实现... 高清晰度电视 ( HDTV)信道接收芯片 ( 8VSB)的测试策略主要包括全速全扫描的内部测试、片载内存的自检测 ( BIST)以及 IEEE1 1 49.1边界扫描测试 .该芯片总共有 2× 1 0 6个晶体管 ,集成有大量的片载内存 ,并在总体设计时间与实现成本上都有约束 ,给测试工作带来了额外的负担 .讨论了如何使用 DFT技术为该芯片提供高可靠性的测试 ,从实现结果来看 ,到达了芯片代工厂对测试向量总数与测试覆盖率的要求 。 展开更多
关键词 高清晰度电视 信道接收芯片 大规模集成电路 可测试性设计 片载内存 边界扫描测试 电检测电路
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