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题名一种2.4GHz全集成双环路频率综合器的设计
被引量：1
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作者
陈志华
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机构
南京陆军指挥学院
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出处
《电子器件》
CAS
北大核心
2014年第3期399-402,共4页
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文摘
根据不同锁相环频率综合器架构各自的优缺点,选择了双环路锁相环结构以获得低相位噪声和快速锁定时间。采用0.18μm CMOS工艺设计了一款2.4 GHz全集成双环路锁相环频率综合器,由主锁相环和参考锁相环环路构成。采用MATLAB和SpectreRF对锁相环系统的相位噪声、锁定时间进行了仿真,得到主锁相环输出频率为在2.4 GHz时,相位噪声为-120 dBc/Hz@1 MHz,功耗为10 mW,电源电压为1.8 V。频率范围为2.4 GHz至2.5 GHz,RMS相位误差为1°,锁定时间为5μs。
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关键词
锁相环频率综合器
低相位噪声
双环路结构
锁定时间
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Keywords
PLL frequency synthesizer
low phase noise
dual-loop architecture
lock time
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分类号
TN47
[电子电信—微电子学与固体电子学]
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题名2.488 Gbit/s时钟数据恢复电路的设计
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作者
杨丽燕
刘亚荣
王永杰
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机构
桂林理工大学信息科学与工程学院
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出处
《半导体技术》
CSCD
北大核心
2017年第5期340-346,357,共8页
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基金
桂林理工大学"嵌入式技术与智能信息处理"广西高校重点实验室2016-2017年度基金资助项目(2016-02-08)
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文摘
利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。
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关键词
时钟数据恢复(CDR)电路
双环路结构
锁相环(PLL)
压控振荡器(VCO)
相位抖动
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Keywords
clock and data recovery （CDR） circuit
dual-loop structure
phase locked loop（PLL）
voltage controlled oscillator （VCO）
phase jitter
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分类号
TN432
[电子电信—微电子学与固体电子学]
TN710
[电子电信—电路与系统]
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