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基于累加器的时延故障单跳变测试序列生成 被引量:3
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作者 杨德才 谢永乐 陈光 《电子测量与仪器学报》 CSCD 2007年第6期1-4,共4页
对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序... 对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序列更高的强健故障覆盖率。同以往方法相比,该方案主要特点是具有更低的硬件成本,同时,产生所有单跳变向量的时间也接近理论最小值。由于该方案对系统累加器的复用而减少了对系统的性能开销,可有效的用于强健时延故障内建自测试的测试序列生成。 展开更多
关键词 测试 时延故障 可测性设计 单跳变序列 双向量测试
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学习策略实现的条件和加法器通路时延故障测试生成
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作者 杨德才 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第9期1577-1582,共6页
时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究。首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量少,且实现了完全的无险象强健时延故障可测性。在此基础上,进... 时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究。首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量少,且实现了完全的无险象强健时延故障可测性。在此基础上,进一步提出了一种学习策略的方法,实现了任意位数条件和加法器通路时延故障的测试生成,使得测试难度下降,测试时间缩短,测试效率提高。仿真实验结果表明了该方案的有效性。 展开更多
关键词 条件和加法器 可测性设计 学习策略 通路时延故障 双向量测试
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累加器实现的时延故障单跳变测试序列生成
3
作者 杨德才 陈光 谢永乐 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第2期238-240,243,共4页
时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本... 时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。 展开更多
关键词 内建自测试 时延故障 单跳变序列 测试序列生成 双向量测试
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时延故障低成本单跳变测试序列生成器(英文)
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作者 杨德才 谢永乐 陈光 《四川大学学报(工程科学版)》 EI CAS CSCD 北大核心 2008年第4期166-171,共6页
为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该... 为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响。该累加器可执行通常的累加运算,在测试时又可担当测试器。与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销。由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成。 展开更多
关键词 内建自测试 时延故障测试 测试序列生成器 双向量测试
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并行前置树型加法器的通路时延故障测试
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作者 杨德才 谢永乐 陈光 《电子测量与仪器学报》 CSCD 2008年第4期12-16,共5页
时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健... 时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。 展开更多
关键词 时延故障测试 通路时延故障 前置树型加法器 双向量测试
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