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一种集成占空比校准的低杂散参考时钟倍频器
1
作者
陈嘉豪
李浩明
+3 位作者
王腾佳
王志宇
刘家瑞
郁发新
《哈尔滨工业大学学报》
EI
CAS
CSCD
北大核心
2021年第6期86-93,共8页
为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分...
为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分频比有效降低了锁相环输出信号的相位噪声.针对由倍频器输入时钟占空比误差引起的参考时钟频率抖动及锁相环输出杂散恶化,该倍频器通过数控边沿调整技术在较大误差范围内进行占空比粗调,然后通过模拟占空比校准环路进行高精度占空比校准,两种校准方式根据所提出的占空比校准控制算法协同工作,在扩大校准范围的同时提高了校准精度.仿真结果证明可以将100 MHz输入参考时钟占空比误差从13.8%降低至0.007%,且倍频输出频率误差低至380×10-6.基于40 nm CMOS工艺对该倍频器进行流片验证,测试结果表明:该倍频器能够使锁相环输出信号的带内噪声降低约6.67 dB,量化噪声降低约5.61 dB,且占空比校准后,能够将锁相环输出信号频谱中距离载波1/2参考时钟频率偏移处的杂散降低约9.52 dB;通过倍频器对锁相环的参考时钟进行倍频能够有效降低锁相环的带内噪声和量化噪声,对倍频器输入时钟的占空比进行校准能够有效降低锁相环输出频谱中的杂散.
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关键词
占空比校准
环路
倍频器
参考时钟
锁相环
杂散
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职称材料
用于高速高精度模数转换器的16Gb/s串行接口发射机电路
2
作者
韩佳利
任佳佳
+5 位作者
裴磊
李楠楠
齐欢欢
王金富
张杰
张鸿
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2024年第9期173-182,共10页
针对高速高精度模数转换器(ADC)中的高速串行接口(SerDes)发射机电路面临的信道损耗、噪声、串扰、工艺波动等非理想因素,提出了一种符合传输接口JESD204B协议要求的高速串行发射机电路结构,综合使用匹配阻抗校准、前馈均衡(FFE)和T-coi...
针对高速高精度模数转换器(ADC)中的高速串行接口(SerDes)发射机电路面临的信道损耗、噪声、串扰、工艺波动等非理想因素,提出了一种符合传输接口JESD204B协议要求的高速串行发射机电路结构,综合使用匹配阻抗校准、前馈均衡(FFE)和T-coil等技术来改善数据传输质量。对于现有半速率发射机结构对时钟占空比较为敏感的问题,设计了时钟占空比校准电路来稳定输出时钟的占空比。另外,文中所采用的多支路并联的源串联终端(SST)驱动器架构,有效地实现了匹配阻抗校准与前馈均衡方案的结合,大幅减小了电路复杂度和面积占用,显著降低了发射机功耗。提出的发射机电路采用28 nm CMOS工艺设计并流片,实测结果表明,在16 Gb/s的传输速率下,输出信号眼高为811 mV、眼宽约为58.8 ps,总抖动为7.35 ps,发射机功耗约为49.2 mW,能效比为3.07 pJ/bit,电路版图面积约为300×150μm^(2)。在满足协议要求的前提下,该发射机在抖动性能、能效和电路面积上具有显著优势。
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关键词
发射机
阻抗
校准
占空比校准
T-coil
源串联终端
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职称材料
题名
一种集成占空比校准的低杂散参考时钟倍频器
1
作者
陈嘉豪
李浩明
王腾佳
王志宇
刘家瑞
郁发新
机构
浙江大学航天电子工程研究所
出处
《哈尔滨工业大学学报》
EI
CAS
CSCD
北大核心
2021年第6期86-93,共8页
基金
国家自然科学基金(61604128)。
文摘
为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分频比有效降低了锁相环输出信号的相位噪声.针对由倍频器输入时钟占空比误差引起的参考时钟频率抖动及锁相环输出杂散恶化,该倍频器通过数控边沿调整技术在较大误差范围内进行占空比粗调,然后通过模拟占空比校准环路进行高精度占空比校准,两种校准方式根据所提出的占空比校准控制算法协同工作,在扩大校准范围的同时提高了校准精度.仿真结果证明可以将100 MHz输入参考时钟占空比误差从13.8%降低至0.007%,且倍频输出频率误差低至380×10-6.基于40 nm CMOS工艺对该倍频器进行流片验证,测试结果表明:该倍频器能够使锁相环输出信号的带内噪声降低约6.67 dB,量化噪声降低约5.61 dB,且占空比校准后,能够将锁相环输出信号频谱中距离载波1/2参考时钟频率偏移处的杂散降低约9.52 dB;通过倍频器对锁相环的参考时钟进行倍频能够有效降低锁相环的带内噪声和量化噪声,对倍频器输入时钟的占空比进行校准能够有效降低锁相环输出频谱中的杂散.
关键词
占空比校准
环路
倍频器
参考时钟
锁相环
杂散
Keywords
duty cycle calibration loop(DCCL)
frequency doubler
reference clock
phase locked loops
spur
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
用于高速高精度模数转换器的16Gb/s串行接口发射机电路
2
作者
韩佳利
任佳佳
裴磊
李楠楠
齐欢欢
王金富
张杰
张鸿
机构
西安交通大学微电子学院
西安航天民芯科技有限公司
出处
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2024年第9期173-182,共10页
基金
国家自然科学基金资助项目(62174149)
国家重点研发计划资助项目(2022YFC2404902)。
文摘
针对高速高精度模数转换器(ADC)中的高速串行接口(SerDes)发射机电路面临的信道损耗、噪声、串扰、工艺波动等非理想因素,提出了一种符合传输接口JESD204B协议要求的高速串行发射机电路结构,综合使用匹配阻抗校准、前馈均衡(FFE)和T-coil等技术来改善数据传输质量。对于现有半速率发射机结构对时钟占空比较为敏感的问题,设计了时钟占空比校准电路来稳定输出时钟的占空比。另外,文中所采用的多支路并联的源串联终端(SST)驱动器架构,有效地实现了匹配阻抗校准与前馈均衡方案的结合,大幅减小了电路复杂度和面积占用,显著降低了发射机功耗。提出的发射机电路采用28 nm CMOS工艺设计并流片,实测结果表明,在16 Gb/s的传输速率下,输出信号眼高为811 mV、眼宽约为58.8 ps,总抖动为7.35 ps,发射机功耗约为49.2 mW,能效比为3.07 pJ/bit,电路版图面积约为300×150μm^(2)。在满足协议要求的前提下,该发射机在抖动性能、能效和电路面积上具有显著优势。
关键词
发射机
阻抗
校准
占空比校准
T-coil
源串联终端
Keywords
transmitter
impedance calibration
duty cycle calibration
T-coil
source-series-terminated
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种集成占空比校准的低杂散参考时钟倍频器
陈嘉豪
李浩明
王腾佳
王志宇
刘家瑞
郁发新
《哈尔滨工业大学学报》
EI
CAS
CSCD
北大核心
2021
0
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职称材料
2
用于高速高精度模数转换器的16Gb/s串行接口发射机电路
韩佳利
任佳佳
裴磊
李楠楠
齐欢欢
王金富
张杰
张鸿
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2024
0
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