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基于累加器的时延故障单跳变测试序列生成
被引量：
3
1
作者
杨德才
谢永乐
陈光
《电子测量与仪器学报》
CSCD
2007年第6期1-4,共4页
对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序...
对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序列更高的强健故障覆盖率。同以往方法相比,该方案主要特点是具有更低的硬件成本,同时,产生所有单跳变向量的时间也接近理论最小值。由于该方案对系统累加器的复用而减少了对系统的性能开销,可有效的用于强健时延故障内建自测试的测试序列生成。
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关键词
自测试
时延故障
可测性设计
单跳变序列
双向量测试
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职称材料
累加器实现的时延故障单跳变测试序列生成
2
作者
杨德才
陈光
谢永乐
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2008年第2期238-240,243,共4页
时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本...
时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。
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关键词
内建自测试
时延故障
单跳变序列
测试
序列
生成
双向量测试
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职称材料
阵列乘法器通路时延故障的内建自测试
被引量：
2
3
作者
杨德才
陈光
谢永乐
《电子与信息学报》
EI
CSCD
北大核心
2009年第1期238-241,共4页
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试...
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。
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关键词
阵列乘法器
内建自测试
时延故障测试
通路时延故障
单跳变序列
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职称材料
题名
基于累加器的时延故障单跳变测试序列生成
被引量：
3
1
作者
杨德才
谢永乐
陈光
机构
电子科技大学自动化工程学院
出处
《电子测量与仪器学报》
CSCD
2007年第6期1-4,共4页
基金
国家自然科学基金资助课题(编号:90407007)
文摘
对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序列更高的强健故障覆盖率。同以往方法相比,该方案主要特点是具有更低的硬件成本,同时,产生所有单跳变向量的时间也接近理论最小值。由于该方案对系统累加器的复用而减少了对系统的性能开销,可有效的用于强健时延故障内建自测试的测试序列生成。
关键词
自测试
时延故障
可测性设计
单跳变序列
双向量测试
Keywords
BIST, delay fault test, design-for-testability, single input change sequence, two-pattern test.
分类号
TN407 [电子电信—微电子学与固体电子学]
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职称材料
题名
累加器实现的时延故障单跳变测试序列生成
2
作者
杨德才
陈光
谢永乐
机构
电子科技大学自动化工程学院
出处
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2008年第2期238-240,243,共4页
基金
国家自然科学基金(90407007)
文摘
时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。
关键词
内建自测试
时延故障
单跳变序列
测试
序列
生成
双向量测试
Keywords
BIST
delay fault testing
single input change sequences
test pattern generation
two-pattern testing
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
阵列乘法器通路时延故障的内建自测试
被引量：
2
3
作者
杨德才
陈光
谢永乐
机构
电子科技大学自动化工程学院
出处
《电子与信息学报》
EI
CSCD
北大核心
2009年第1期238-241,共4页
基金
国家自然科学基金(90407007)资助课题
文摘
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。
关键词
阵列乘法器
内建自测试
时延故障测试
通路时延故障
单跳变序列
Keywords
Array multiplier
Built-In Self-Test （BIST）
Delay fault test
Path delay fault
Single input change sequences
分类号
TN407 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于累加器的时延故障单跳变测试序列生成
杨德才
谢永乐
陈光
《电子测量与仪器学报》
CSCD
2007
3
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职称材料
2
累加器实现的时延故障单跳变测试序列生成
杨德才
陈光
谢永乐
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2008
0
在线阅读
下载PDF
职称材料
3
阵列乘法器通路时延故障的内建自测试
杨德才
陈光
谢永乐
《电子与信息学报》
EI
CSCD
北大核心
2009
2
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