单芯片多处理器的性能优势 被引量：11

1

作者 黄光奇 周兴铭 《计算机工程与科学》 CSCD 2001年第1期35-38,64,共5页

本文以一个面积为 30 0 mm2左右的芯片设计为目标 ,描述了三种不同的芯片结构 :一种超标量结构 ,两种单芯片多处理器结构。模拟结果表明 ,由于超标量技术本身的局限性 ,单芯片多处理器结构相对于超标量结构具有明显的性能优势 ,对并行... 本文以一个面积为 30 0 mm2左右的芯片设计为目标 ,描述了三种不同的芯片结构 :一种超标量结构 ,两种单芯片多处理器结构。模拟结果表明 ,由于超标量技术本身的局限性 ,单芯片多处理器结构相对于超标量结构具有明显的性能优势 ,对并行性的开发更加有效。 展开更多

关键词 单芯片多处理器 超标量 执行时间 集成电路 微处理器

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单芯片多处理器 被引量：2

2

作者 黄光奇 凌云翔 《计算机工程》 CAS CSCD 北大核心 1998年第12期47-49,共3页

随着半导体工艺技术的飞速发展，单芯片多处理器（ＳＣＭＰ）结构将是一条提高处理器性能的有效途径。在总结单芯片多处理研究现状的基础上，重点论述了单芯片多处理器的未来研究方向。

关键词 单芯片多处理器 计算机 体系结构 微处理器 SCMP

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单芯片多处理器系统任务并行处理设计 被引量：2

3

作者 胡越黎 王尧明 《上海大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第5期501-505,共5页

根据单芯片多处理器的基本架构,围绕如何提高单芯片多处理器的性能,提出一种基于任务库的任务并行处理方法,给出了任务加载和调度策略,并用硬件予以实现.以4个基于51体系结构的MCU子处理器为单芯片多处理器架构,进行了任务分配调度实例... 根据单芯片多处理器的基本架构,围绕如何提高单芯片多处理器的性能,提出一种基于任务库的任务并行处理方法,给出了任务加载和调度策略,并用硬件予以实现.以4个基于51体系结构的MCU子处理器为单芯片多处理器架构,进行了任务分配调度实例验证.结果表明,提出的方法切实可行,能够提高单芯片多处理器的并行处理能力和工作效率. 展开更多

关键词 单芯片多处理器 任务调度 并行处理

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单芯片多处理器结构功耗评估方法研究 被引量：1

4

作者 赵新源 郭松柳 汪东升 《计算机工程与设计》 CSCD 北大核心 2006年第18期3311-3313,共3页

单芯片多处理器(CMP)结构已成为提高微处理器性能的重要途径,但国内外针对此结构的功耗评估与优化研究还较少见到,已有的研究多集中在软件级和编译级,目前还没有适用于该结构的功耗评估软件模拟器。为单芯片多处理器结构建立准确的功耗... 单芯片多处理器(CMP)结构已成为提高微处理器性能的重要途径,但国内外针对此结构的功耗评估与优化研究还较少见到,已有的研究多集中在软件级和编译级,目前还没有适用于该结构的功耗评估软件模拟器。为单芯片多处理器结构建立准确的功耗评估模型,将可给出该结构中各部件的功耗使用情况,进而可通过调整部件电压或优化部件结构达到减少整体功耗的目的;同时,此功耗评估模型也可作为高层功耗优化研究的测试平台,为系统级、软件级功耗优化研究提供支持。 展开更多

关键词 单芯片多处理器 功耗评估模型 CPU模拟器

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片内多处理器Cache一致性解决方案 被引量：1

5

作者 王文忠 慈澍馨 +1 位作者 吴冠 索红军 《西安科技大学学报》 CAS 北大核心 2006年第3期383-387,共5页

单芯片多处理器(SCMP)系统是当前计算机体系结构研究的热点问题之一。与传统的多处理机系统一样,Cache一致性问题也是片内多处理器系统必须首先解决的问题。本文针对传统的多处理机系统在解决数据一致性问题上所普遍采用的写作废协议的... 单芯片多处理器(SCMP)系统是当前计算机体系结构研究的热点问题之一。与传统的多处理机系统一样,Cache一致性问题也是片内多处理器系统必须首先解决的问题。本文针对传统的多处理机系统在解决数据一致性问题上所普遍采用的写作废协议的实现方式上所存在的缺陷,提出了一种基于“双环结构”的片内Cache一致性解决方案,并对其实现后的性能进行了测试和评价。 展开更多

关键词 单芯片多处理器 CACHE 一致性

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OpenCMP:一个支持事务存储模型的多核处理器模拟器 被引量：5

6

作者 何裕南 安虹 +1 位作者 郭锐 梁博 《计算机科学》 CSCD 北大核心 2007年第1期248-254,共7页

CPU设计正在由仅开发指令级并行性的单线程单核结构转向利用线程级并行性的多线程多核结构,但至今还没有一个可移植性好并被广泛使用的开源多核处理器模拟器,限制了在这样的结构上开展高质量的研究工作。我们开发了一个多核处理器体系... CPU设计正在由仅开发指令级并行性的单线程单核结构转向利用线程级并行性的多线程多核结构,但至今还没有一个可移植性好并被广泛使用的开源多核处理器模拟器,限制了在这样的结构上开展高质量的研究工作。我们开发了一个多核处理器体系结构模拟器OpenCMP,用于支持当前和未来对多线程多核处理器体系结构关键技术的研究。该模拟器适当地抽象了多核处理器结构,为主流的多核处理器结构研究提供一个可扩展、灵活的模拟工具框架,包括支持对乱序、顺序的处理器核和同时多线程处理器核的模拟,以便对更大的多核设计空间进行比较性研究。本文以支持事务存储模型的多核处理器结构模拟器为例,详细描述了如何通过抽象多核结构和事务存储模型的最基本特性和组成部分,扩展单核处理器模拟器SimpleScalar,设计与实现一个多核处理器模拟器。初步研究表明,与现有的多核处理器模拟器相比,该模拟器能够较好地支持对事务存储模型和基于事务存储模型的多核处理器体系结构的研究。 展开更多

关键词 处理器模拟器 单芯片多处理器 事务存储模型 软件模型

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多核架构下的数据处理算法优化策略综述 被引量：7

7

作者 陈伟 杜凌霞 陈红 《计算机科学与探索》 CSCD 2011年第12期1057-1075,共19页

多核处理器,尤其是单芯片多处理器(chip multi-processor,CMP)能够提供强大的共享内存的并行资源,然而单核处理器上的程序和算法并不能充分利用多核架构提供的并行计算资源,因此必须针对多核体系架构特点,对算法进行改进优化,提高算法... 多核处理器,尤其是单芯片多处理器(chip multi-processor,CMP)能够提供强大的共享内存的并行资源,然而单核处理器上的程序和算法并不能充分利用多核架构提供的并行计算资源,因此必须针对多核体系架构特点,对算法进行改进优化,提高算法的执行性能。以优化程序局部性、减少cache访问冲突、提高线程并行度、充分利用单指令多数据流(single instruction multipledata,SIMD)并行和带宽优化等几方面为出发点,归纳和分析了多核处理器上数据处理算法的相关优化策略,并对多核算法进行了总结评述。最后阐述了该领域亟待解决的诸多问题,展望了未来的研究发展方向。 展开更多

关键词 多核 单芯片多处理器(CMP) 数据级别并行(DLP) 线程级别并行(TLP) 单指令多数据流(SIMD)

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基于节点预测的直接Cache一致性协议 被引量：33

8

作者 张骏 田泽 +1 位作者 梅魁志 赵季中 《计算机学报》 EI CSCD 北大核心 2014年第3期700-720,共21页

处理器性能的提升依赖于对存储系统性能的挖掘．随着片上集成内核数量的不断增大和特征尺寸的持续缩小，延迟、存储可扩展的Cache一致性协议已经成为提升访存效率的关键性因素．文中提出一种基于节点预测的直接Cache一致性协议-NPP协议... 处理器性能的提升依赖于对存储系统性能的挖掘．随着片上集成内核数量的不断增大和特征尺寸的持续缩小，延迟、存储可扩展的Cache一致性协议已经成为提升访存效率的关键性因素．文中提出一种基于节点预测的直接Cache一致性协议-NPP协议，研究一致性交互延迟隐藏和目录存储开销减少技术．针对读、写缺失中存在的间接性问题和现有解决方案破坏已有数据局部性、无法获得最近数据副本等问题，分别提出节点挂起技术和直接写缺失处理技术，有效隐藏了目录访问延迟．为了实现准确的节点预测，作者还提出基于“签名”回收的历史信息更新算法，避免了冗余更新和不完整更新．使用SPLASH-2测试程序集，在基于2DMESHNoC互联的64核CMP下，相对于全映射目录协议，NPP协议的平均执行时间降幅为21．78％～31．11％；平均读缺失延迟降低14．22％～18．9％；平均写缺失延迟降低17．89％～21．13％．而获得上述性能提升的代价是网络流量平均增加6．62％～7．28％． 展开更多

关键词 单芯片多处理器(CMP) 预测 一致性协议 目录 可扩展中图法

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基于多核平台的乐观并行离散事件仿真 被引量：9

9

作者 苏年乐 吴雪阳 +2 位作者 李群 王维平 朱一凡 《系统仿真学报》 CAS CSCD 北大核心 2010年第4期858-863,共6页

计算机处理器的发展已进入多核时代,为并行离散事件仿真的推广提供了良好的契机。分析了离散事件仿真多核并行化的并行编程模型及时间同步问题,采用乐观同步协议设计实现了一个基于多核平台的并行离散事件仿真引擎。在具有8个执行核的... 计算机处理器的发展已进入多核时代,为并行离散事件仿真的推广提供了良好的契机。分析了离散事件仿真多核并行化的并行编程模型及时间同步问题,采用乐观同步协议设计实现了一个基于多核平台的并行离散事件仿真引擎。在具有8个执行核的惠普多核服务器上,使用Phold模型系统地测试了并行仿真引擎的各项开销以及事件粒度、进程数目、前瞻量、事件的本地性对仿真性能的影响。实验结果表明,对于事件粒度较大的仿真应用,基于多核平台的乐观并行离散事件仿真能获得良好的加速比。 展开更多

关键词 多核 单芯片多处理器 并行离散事件仿真 时间同步 仿真引擎

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共享多端口数据Cache结构:SMPDCA 被引量：1

10

作者 黄光奇 李子木 +1 位作者 周兴铭 窦勇 《计算机学报》 EI CSCD 北大核心 2001年第12期1318-1323,共6页

随着半导体工艺技术的飞速发展 ,单芯片多处理器 (Single- Chip Multiprocessor,SCMP)结构将是一条提高处理器性能的有效途径 .该文在分析 SCMP结构的特点的基础上 ,提出了 SCMP的一种结构实现 :共享多端口数据 Cache结构 (Shared Multi... 随着半导体工艺技术的飞速发展 ,单芯片多处理器 (Single- Chip Multiprocessor,SCMP)结构将是一条提高处理器性能的有效途径 .该文在分析 SCMP结构的特点的基础上 ,提出了 SCMP的一种结构实现 :共享多端口数据 Cache结构 (Shared Multi- Ported Data Cache Architecture,SMPDCA) .SMPDCA结构具有三个突出的优点 :最小的通信延迟、没有 Cache一致性维护开销和数据 Cache命中率提高 .模拟结果表明 ,与数据 Cache私有的结构相比 ,SMPDCA结构的突出优点使得应用程序的性能得到了明显的提高 ,特别是对于改善处理器之间的通信与交互比较多的应用程序的性能具有最为明显的效果 . 展开更多

关键词 共享多端口数据Cache 执行时间 SMPDCA 单芯片多处理器

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面向SCMP的多线程前瞻控制分析与设计 被引量：1

11

作者 鲁建壮 王志英 张春元 《计算机工程与科学》 CSCD 2006年第10期128-130,共3页

单芯片多处理器一直是处理器微体系结构发展的一个热点。对于通用串行应用程序,高效的线程控制方法是实现线程级前瞻、挖据线程级并行性的一个重要组成部分。本文结合一个具体的SCMP模型即Griffon[1],提出并实现了一种简单、高效的分布... 单芯片多处理器一直是处理器微体系结构发展的一个热点。对于通用串行应用程序,高效的线程控制方法是实现线程级前瞻、挖据线程级并行性的一个重要组成部分。本文结合一个具体的SCMP模型即Griffon[1],提出并实现了一种简单、高效的分布式线程控制方法。该方法易于实现,可扩展性强。实验结果表明,线程的控制可以在数个周期内实现,能够满足片内并行处理的要求。 展开更多

关键词 单芯片多处理器 线程级前瞻 线程控制

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可交换数据Cache结构的CMP:EDCA-CMP

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作者 陈建党 郭松柳 +1 位作者 王海霞 汪东升 《小型微型计算机系统》 CSCD 北大核心 2007年第7期1331-1333,共3页

随着集成电路工艺技术的飞速发展,单芯片多处理器(Single-chip Multiprocessor,CMP)结构将是一种有效利用片上晶体管资源、提高系统性能的有效途径.CMP中各个内核通过共享同级存储装置共享数据,如共享一级Cache,共享二级Cache等.可交换... 随着集成电路工艺技术的飞速发展,单芯片多处理器(Single-chip Multiprocessor,CMP)结构将是一种有效利用片上晶体管资源、提高系统性能的有效途径.CMP中各个内核通过共享同级存储装置共享数据,如共享一级Cache,共享二级Cache等.可交换数据Cache结构的CMP(Exchangeable Data Cache Architecture,EDCA-CMP)通过交换一级数据Cache的内容共享数据Cache,降低对下级存储的访问延迟,提高数据Cache的命中率,获得较高的性能. 展开更多

关键词 可交换的数据Cache 单芯片多处理器 THUMP-107 数据共享 Sim-CMP

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基于MPSoC的Sub-6 GHz频段SDR测试系统设计与实现 被引量：3

13

作者 黄继业 谢辉 董哲康 《实验室研究与探索》 CAS 北大核心 2022年第8期14-18,76,共6页

为实现5G高带宽信号的快速测试和复杂通信算法的快速验证,提出了一种基于MPSoC的Sub-6 GHz频段软件无线电(SDR)测试实验平台。平台采用Xilinx ZYNQ UltraScale~+MPSoC和射频收发器ADRV9009搭建,两者通过JESD204B高速串行接口进行数据流... 为实现5G高带宽信号的快速测试和复杂通信算法的快速验证,提出了一种基于MPSoC的Sub-6 GHz频段软件无线电(SDR)测试实验平台。平台采用Xilinx ZYNQ UltraScale~+MPSoC和射频收发器ADRV9009搭建,两者通过JESD204B高速串行接口进行数据流传输。采用软硬件协同设计思想,具备高可重构性和移植性,其中,硬件/PL逻辑部分负责射频信号到基带信号的转换与信号处理;软件部分依托Petalinux和Libiio的加持,可对测试系统进行全局控制。此外,该系统还拥有超宽调谐范围、可配置MIMO等优势,可作为5G SDR实验平台使用。经高带宽信号收发实验验证,该测试系统满足5G Sub-6 GHz信号收发链路要求,信道可靠性较高,在5G信号测试和算法原型验证方面,具有一定的应用价值。 展开更多

关键词 通信测试 单芯片集成多处理器片上系统 第五代移动通信技术 宽带收发器 软件无线电实验平台

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SCMP中共享多端口数据Cache结构的研究

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作者 黄光奇 《计算机工程与科学》 CSCD 2002年第1期109-109,共1页

关键词 单芯片多处理器 SCMP 多端口数据 CACHE结构

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