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基于RISC-V的IDEA协处理器设计
1
作者 石永超 高树静 +1 位作者 秋小强 杨海钢 《电子设计工程》 2025年第6期6-9,15,共5页
文中通过扩展指令,在芯来蜂鸟E203 MCU上实现了IDEA(International Data Encryption Algorithm)加解密算法的协处理器,并对算法核进行改进,将用辗转相除法求模乘逆元换成了基于费马小定理的实现方式,在此基础上组成了异构计算的RISC-V ... 文中通过扩展指令,在芯来蜂鸟E203 MCU上实现了IDEA(International Data Encryption Algorithm)加解密算法的协处理器,并对算法核进行改进,将用辗转相除法求模乘逆元换成了基于费马小定理的实现方式,在此基础上组成了异构计算的RISC-V SOC。与无扩展指令的IDEA加解密相比,IDEA的运算速度提升了319倍,在联华28 nm工艺下,其面积是14977μm^(2),吞吐率可达740 Mbps,最大时钟频率可达104 MHz。IDEA协处理器在时钟频率100 MHz下,数据吞吐率可达116.364 Mbps。 展开更多
关键词 RISC-V 协处理器 扩展指令 IDEA算法
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RSA密码协处理器的实现 被引量：17
2
作者 李树国 周润德 +1 位作者 冯建华 孙义和 《电子学报》 EI CAS CSCD 北大核心 2001年第11期1441-1444,共4页
密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用 .文中对Montgomery模乘算法进行了分析和改进 ,提出了一种新的适合于智能卡应用的高基模乘器结构 .由于密码协处理器采用两个 3 2位乘法器的并行流水结构 ,这... 密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用 .文中对Montgomery模乘算法进行了分析和改进 ,提出了一种新的适合于智能卡应用的高基模乘器结构 .由于密码协处理器采用两个 3 2位乘法器的并行流水结构 ,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数 ,从而可在智能卡中实现RSA的数字签名与认证 .实验表明 :在基于 0 3 5 μmTSMC标准单元库工艺下 ,密码协处理器执行一次 10 2 4位模乘需12 16个时钟周期 ,芯片设计面积为 3 8k门 .在 5MHz的时钟频率下 ,加密 10 2 4位的明文平均仅需 3 74ms.该设计与同类设计相比具有最小的模乘运算时钟周期数 ,并使芯片的面积降低了 1/ 3 .这个指标优于当今电子商务的密码协处理器 ,适合于智能卡应用 . 展开更多
关键词 模乘器 智能卡 公钥 模乘 RSA 密码协处理器
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高性能可扩展公钥密码协处理器研究与设计 被引量：12
3
作者 黎明 吴丹 +1 位作者 戴葵 邹雪城 《电子学报》 EI CAS CSCD 北大核心 2011年第3期665-670,共6页
本文提出了一种高效的点乘调度策略和改进的双域高基Montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该... 本文提出了一种高效的点乘调度策略和改进的双域高基Montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该协处理器通过扩展片上高速存储器和使用以基数为处理字长的方法,具有良好的可扩展性和较强的灵活性,支持2048位以内任意大数模幂运算以及576位以内双域任意椭圆曲线标量乘法运算.芯片测试结果表明其具有很好的加速性能,完成一次1024位模幂运算仅需197μs、GF(p)域192位标量乘法运算仅需225μs、GF(2m)域163位标量乘法运算仅需200.7μs. 展开更多
关键词 协处理器 椭圆曲线密码体制 MONTGOMERY模乘 可扩展性
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一种新型硬件可配置公钥制密码协处理器的VLSI实现 被引量：9
4
作者 陈超 曾晓洋 章倩苓 《通信学报》 EI CSCD 北大核心 2005年第1期6-11,26,共7页
提出了一种新型的硬件可配置的密码协处理器,同时适用于 GF(p)和 GF(2m)两种域,可以实现 RSA和 ECC 两种目前主流的加密算法。同时又具备硬件可配置的特点,可以完成 32～512bit 的模乘运算而无需对硬件做任何修改。本文的密码协处理芯片... 提出了一种新型的硬件可配置的密码协处理器,同时适用于 GF(p)和 GF(2m)两种域,可以实现 RSA和 ECC 两种目前主流的加密算法。同时又具备硬件可配置的特点,可以完成 32～512bit 的模乘运算而无需对硬件做任何修改。本文的密码协处理芯片用 TSMC 0.35μm 标准单元库综合,可以工作在 100MHz 时钟下,等效单元 45k 等效门,512bit 的模乘运算速度可以达到 190kbit/s,一次椭圆曲线上的 233bit 的点加运算只需 18μs。 展开更多
关键词 密码系统 协处理器 RSA 椭圆曲线密码
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高速双有限域加密协处理器设计 被引量：14
5
作者 史焱 吴行军 《微电子学与计算机》 CSCD 北大核心 2005年第5期8-12,16,共6页
文章提出了一种能够同时在有限域GF(P)和GF(2m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令,可以实现各种ECC上的加密算法。该协处理器支持51... 文章提出了一种能够同时在有限域GF(P)和GF(2m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令,可以实现各种ECC上的加密算法。该协处理器支持512位以下任意长度的模运算。协处理器工作速度很快,整个协处理器综合采用了多种加速结构和算法并采用了流水线结构设计。根据物理综合的结果,协处理器可以工作在300MHz的频率,运算时间比此前的一些同类芯片快4到10倍左右。 展开更多
关键词 椭圆曲线 加密协处理器 MONTGOMERY模乘 模逆 流水线
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FPGA作为协处理器在实时系统中的应用 被引量：3
6
作者 赵佳明 来晓岚 卢焕章 《电子技术应用》 北大核心 2000年第3期10-12,共3页
通过对实时系统中采用软硬件设计优缺点的比较，提出使用ＦＰＧＡ作为协处理器来提高系统整体性能的观点，并且通过介绍直线提取中的相位编组算法的实现作为具体实例，进一步阐述ＦＰＧＡ作为协处理器的结构特点及设计原则。
关键词 FPGA 协处理器 图像处理 实时系统
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WSN中CSMA/CA协处理器的软硬协同设计 被引量：3
7
作者 郑朝霞 邹雪城 +1 位作者 姜天杰 杜鹃 《固体电子学研究与进展》 CAS CSCD 北大核心 2009年第1期132-137,共6页
在分析了IEEE802.15.4关于无线传感器网络协议带有冲突避免的载波监听多点接入机制的基础上,通过采用独立的指令集、使用软件来控制射频接入流程的实现方式和复用伪随机数产生电路和CRC校验电路等技术,实现了节点芯片的CSMA/CA协处理器... 在分析了IEEE802.15.4关于无线传感器网络协议带有冲突避免的载波监听多点接入机制的基础上,通过采用独立的指令集、使用软件来控制射频接入流程的实现方式和复用伪随机数产生电路和CRC校验电路等技术,实现了节点芯片的CSMA/CA协处理器。给出采用了这种CSMA/CA协处理器结构的无线传感器网络节点基带芯片的FPGA硬件资源消耗情况,并搭建了该节点芯片与CC2420进行相互通信的测试平台,给出了测试结果,分析时延情况表明,节点芯片在资源有限的情况下获得了较高的处理速度,并实现了对多射频收发芯片支持的灵活性。 展开更多
关键词 CSMA/CA 协处理器 软硬协同设计 线性反馈移位寄存器
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基于FPGA的AES密码协处理器的设计和实现 被引量：4
8
作者 吕晓斌 杨峰 赵志新 《微电子学与计算机》 CSCD 北大核心 2005年第5期121-123,127,共4页
文章基于FPGA设计了一种能完成AES算法加密的密码协处理器,设计中利用VirtexII系列FPGA的结构特点,对AES算法的实现做了优化。实验证明,这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口... 文章基于FPGA设计了一种能完成AES算法加密的密码协处理器,设计中利用VirtexII系列FPGA的结构特点,对AES算法的实现做了优化。实验证明,这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑,实现了用于加/解密和数据输入输出的协处理器指令,作为ARM微处理器指令集的扩展,大大提高了嵌入式系统处理数据加/解的效率,实现数据的安全传输。 展开更多
关键词 协处理器 高级加密标准 现场可编程门阵列 密钥扩展
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RSA协处理器与F2812接口设计 被引量：1
9
作者 章明朝 于晓 +3 位作者 李佩玥 娄宏伟 隋永新 杨怀江 《电子技术应用》 北大核心 2010年第4期147-150,共4页
采用RSA协处理器作为嵌入式VPN服务器中RSA运算核心部件,给出了其与主控制器F2812间的硬件接口设计、供电电源系统的设计,并进行了与硬件接口相关的软件模块设计与实现。经系统调试及测试,RSA运算速度达到预期性能,可以满足嵌入式VPN服... 采用RSA协处理器作为嵌入式VPN服务器中RSA运算核心部件,给出了其与主控制器F2812间的硬件接口设计、供电电源系统的设计,并进行了与硬件接口相关的软件模块设计与实现。经系统调试及测试,RSA运算速度达到预期性能,可以满足嵌入式VPN服务器的要求。 展开更多
关键词 RSA RSA协处理器 F2812 接口
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DReAC:一种新型动态可重构协处理器 被引量：1
10
作者 宋宇鲲 高明伦 +2 位作者 邓红辉 王锐 胡永华 《电子学报》 EI CAS CSCD 北大核心 2007年第5期833-837,共5页
本文提出了一种应用于数据并行和高密度计算任务的新型动态可重构协处理器——DReAC.DReAC可以独立地以并行或流水工作模式重构协处理器内部数据路径,完成主处理器分配的任务.DReAC由全局控制器、计算阵列和阵列数据缓冲区三部分组成.... 本文提出了一种应用于数据并行和高密度计算任务的新型动态可重构协处理器——DReAC.DReAC可以独立地以并行或流水工作模式重构协处理器内部数据路径,完成主处理器分配的任务.DReAC由全局控制器、计算阵列和阵列数据缓冲区三部分组成.文中简要介绍了DReAC系统模型,并使用该模型模拟了部份典型算法在DReAC中的实现.仿真结果表明,在典型的多媒体和信号处理应用中,DReAC能够达到通用处理器的10倍以上的速度,甚至在某些应用中远优于其他可重构处理器的性能. 展开更多
关键词 可重构协处理器 并行计算 流水计算
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一种小面积的高吞吐率AES协处理器设计 被引量：5
11
作者 王海洋 陈弘毅 《微电子学与计算机》 CSCD 北大核心 2009年第6期12-16,共5页
提出了一种AES协处理器的结构设计,加解密部分采用加解密复用的单个轮函数迭代的无流水线结构,内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度.该协处理器可配置在ECB、CBC或CTR工作模式下,工作模式与数据输入输出的... 提出了一种AES协处理器的结构设计,加解密部分采用加解密复用的单个轮函数迭代的无流水线结构,内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度.该协处理器可配置在ECB、CBC或CTR工作模式下,工作模式与数据输入输出的处理不影响处理器的数据吞吐率.基于SMIC0.13μm CMOS工艺的综合结果表明,该电路的关键路径延时最短为4.45ns,在206MHz的最高时钟频率下,128位密钥长度下的数据吞吐率可达到2.4Gb/s.电路门数为7.848万门. 展开更多
关键词 高级加密标准 协处理器 可编程 密钥调度 工作模武
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LSC87嵌入式协处理器中超越函数的实现方法 被引量：3
12
作者 梁政 杨银堂 沈绪榜 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2001年第2期258-260,共3页
介绍了在数学协处理器中常用的超越函数实现方法 ,分析了在INTEL80 87协处理器中超越函数实现算法的优缺点 ,讨论了嵌入式协处理器LSC87的超越函数实现算法 .为优化设计规模和速度 ,三角函数直接采用超越函数实现算法 ,而在指数函数和... 介绍了在数学协处理器中常用的超越函数实现方法 ,分析了在INTEL80 87协处理器中超越函数实现算法的优缺点 ,讨论了嵌入式协处理器LSC87的超越函数实现算法 .为优化设计规模和速度 ,三角函数直接采用超越函数实现算法 ,而在指数函数和对数函数中采用RESTORINGSHIFT AND ADD算法 .在基本保持原协处理器数据路径结构的前提下 。 展开更多
关键词 超大规模集成电路 数学协处理器 超越函数 LSC87 Intel8087
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基于GF（2^n）的ECC协处理器芯片设计 被引量：3
13
作者 蒋林 章倩苓 谢晓燕 《微电子学与计算机》 CSCD 北大核心 2003年第9期50-54,共5页
文章讨论了定义在GaloisField(GF)2有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密... 文章讨论了定义在GaloisField(GF)2有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密实现方案。其次,进行了加密协处理器体系结构设计,在综合考虑面积、速度、功耗的基础上选择了全串行方案来实现GF(2n)域上的乘和加运算。然后,讨论了加密协处理器芯片的电路设计和仿真、验证问题。最后讨论了芯片的物理设计并给出了样片的测试结果。 展开更多
关键词 ECC 协处理器芯片 设计 GF(2^n) 椭圆曲线密码体制 公钥密码体制
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一种协处理器微程序控制器的设计 被引量：1
14
作者 唐世庆 尹勇生 +2 位作者 刘聪 胡永华 张多利 《合肥工业大学学报（自然科学版）》 CAS CSCD 2003年第6期1271-1275,共5页
在协处理器中,微程序控制器的微码控制是协处理器指令译码的控制核心。文章提出一种协处理器微程序控制器的设计方法,并给出其功能验证的测试平台。采用隐含下址编码、流水及预译码等设计技术,来提高微码的执行效率。经优化的设计具有... 在协处理器中,微程序控制器的微码控制是协处理器指令译码的控制核心。文章提出一种协处理器微程序控制器的设计方法,并给出其功能验证的测试平台。采用隐含下址编码、流水及预译码等设计技术,来提高微码的执行效率。经优化的设计具有较快的译码速度和较小的微控制存储器面积。采用该方法设计的微程序控制器已经嵌入协处理器中,并且流片测试成功。 展开更多
关键词 协处理器 微程序控制器 微码控制 微指令 微指令寄存器 多路地址选择器
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数值协处理器中微程序设计 被引量：2
15
作者 车海康 杨银堂 +1 位作者 周拥华 朱樟明 《微电子学与计算机》 CSCD 北大核心 2003年第6期57-61,共5页
微程序设计技术是实现微处理器指令系统的重要技术,微程序控制方法相对于硬布线控制方法可以简化控制部件的设计。文章以某数值协处理器的设计为例,研究了微指令格式的确定以及微程序代码的编写,并给出了编制的乘法微代码的实例。
关键词 微程序设计 数值协处理器 微处理器 指令系统 微程序控制 硬布线控制方法
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一种嵌入式SIMD协处理器地址产生器的设计(英文) 被引量：1
16
作者 周国昌 沈绪榜 +1 位作者 王忠 车德亮 《微电子学与计算机》 CSCD 北大核心 2006年第11期4-7,共4页
文章介绍了一种新的嵌入式SIMD协处理器地址产生器。该地址产生器主要完成地址计算和协处理器指令的场抽取功能。为了提高协处理器的性能,地址产生器中设计了新的传送路径。该传送路径能够不通过地址产生器中的ALU而把数据送入寄存器中... 文章介绍了一种新的嵌入式SIMD协处理器地址产生器。该地址产生器主要完成地址计算和协处理器指令的场抽取功能。为了提高协处理器的性能,地址产生器中设计了新的传送路径。该传送路径能够不通过地址产生器中的ALU而把数据送入寄存器中,这个传送路径能够减少ldN指令的一个延迟周期。在SMIC0.18微米标准库单元下,该地址产生器的延迟能够满足周期为10ns的协处理器。 展开更多
关键词 SIMD协处理器 地址产生器 计算机体系结构 VLSI
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无线通信系统MAC层通用安全协处理器的实现 被引量：1
17
作者 封斌 齐德昱 韩海雯 《微电子学与计算机》 CSCD 北大核心 2013年第10期33-37,共5页
IEEE802.11i和802.16e无线通信标准的媒体访问控制层(MAC)都使用了基于高级加密算法(AES)的计数器模式(CTR)和密码分组链接消息验证码(CBC-MAC)作为安全机制,其以AES算法为核心,采用CTR模式保证数据机密性,采用CBC-MAC模式对MAC帧头的... IEEE802.11i和802.16e无线通信标准的媒体访问控制层(MAC)都使用了基于高级加密算法(AES)的计数器模式(CTR)和密码分组链接消息验证码(CBC-MAC)作为安全机制,其以AES算法为核心,采用CTR模式保证数据机密性,采用CBC-MAC模式对MAC帧头的公开信息进行认证.设计了通用AES-CCM安全协议协处理器,给出高吞吐量的并行AES模块和低成本的复用AES模块两种实现方案,并遵循Avalon片内总线接口,在Altera公司EP1C4F324C6的FPGA上进行了验证.该安全协议协处理器的设计与实现,符合软件无线电技术采用通用模块化硬件平台满足多种无线空中接口标准的思想,对无线通信终端底层硬件平台的通用化具有一定的价值. 展开更多
关键词 无线通信标准 AES-CCM MAC协处理器 AVALON总线
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几种主要协处理器的特点和比较
18
作者 陈庆章 《微电子学与计算机》 CSCD 北大核心 1991年第3期25-29,共5页
本文对目前PC机中三种主要的数学协处理器芯片的寄存器模式、编程特点、内部结构和同步方式进行了讨论和比较.这三种芯片是:Intel 8087/80287/80387、Motorola 68881/68882和Weitek3167,同时对Intel 80387的两种兼容产品ITT 的NP-3C87和... 本文对目前PC机中三种主要的数学协处理器芯片的寄存器模式、编程特点、内部结构和同步方式进行了讨论和比较.这三种芯片是:Intel 8087/80287/80387、Motorola 68881/68882和Weitek3167,同时对Intel 80387的两种兼容产品ITT 的NP-3C87和Cyrix 的83D8T也做了简介. 展开更多
关键词 数学协处理器芯片 协处理器 PC机 微处理器芯片 浮点运算 数学运算 CPU
全文增补中
基于Xilinx FPGA的硬件协处理器设计 被引量：2
19
作者 张强 王华 +1 位作者 苏宏锋 闫晓茹 《数字技术与应用》 2017年第4期173-174,178,共3页
DSP+FPGA模式具有结构复杂、成本高以及资源浪费比较严重的缺点,基于FPGA的软硬件协同设计已成为DSP+FPGA的理想替代方案。FPGA软硬件协同系统中,硬件协处理器的高效设计尤其重要。Xilinx提供了三种硬件协处理器设计方法:HDL语言+IP核,S... DSP+FPGA模式具有结构复杂、成本高以及资源浪费比较严重的缺点,基于FPGA的软硬件协同设计已成为DSP+FPGA的理想替代方案。FPGA软硬件协同系统中,硬件协处理器的高效设计尤其重要。Xilinx提供了三种硬件协处理器设计方法:HDL语言+IP核,System Generator和HLS(High-Level Synthesis)。鉴于HDL语言描述算法能力有限,重点研究了后两种硬件设计方式。在实验环节选取Sobel边缘提取算法,并用System Generator和HLS加以实现。最终结果说明,这两种新颖的设计方式具有设计效率高、能够实现较复杂算法以及加速仿真和验证的优越特性。 展开更多
关键词 FPGA 硬件协处理 System GENERATOR HLS
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LS MPP协处理器的通信机制及其VLSI实现 被引量：1
20
作者 李莉 钱刚 沈绪榜 《微电子学与计算机》 CSCD 北大核心 2002年第9期52-56,共5页
文章首先介绍了LSMPP协处理器的通信机制,即通信网络、通信部件及通信调度的设计。通信网络采用网格互连并补充沿行或沿列的播送互连,非常适合图像匹配算法;通信部件穴路由器雪把位并行互连转换为位串行互连,从而减少芯片的设计复杂度... 文章首先介绍了LSMPP协处理器的通信机制,即通信网络、通信部件及通信调度的设计。通信网络采用网格互连并补充沿行或沿列的播送互连,非常适合图像匹配算法;通信部件穴路由器雪把位并行互连转换为位串行互连,从而减少芯片的设计复杂度及实现小型化目标;同时通过适当的指令调度策略实现路由器指令和其它指令的并行执行,指令的并行可以使数据交换隐含的实现,较好的解决了PE间的通信瓶颈问题,着重讨论了在版图设计中时钟控制信号的走线问题。 展开更多
关键词 LS-MPP协处理器 通信机制 VLSI 16位定点阵列处理器 超大规模集成电路
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