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基于PAM4信号的发送端分数间隔前馈均衡器设计: 1; 作者卢明伟张银行《微电子学与计算机》 2024年第10期82-88,共7页; 为了抑制18英寸FR4背板的高频损耗、提高传输速率,采用TSMC 0.18μm CMOS工艺设计了一种基于PAM4信号的发送端分数间隔前馈均衡器。该均衡器采用源极电容衰减延时单元来提高延时器的带宽,通过电容校准技术调节低频时的群延时,并同时采... 展开更多; 关键词前馈均衡器电容校准群延时眼图; 在线阅读下载PDF 职称材料

基于查找表均衡的高速SerDes发送端设计: 2; 作者陶保明张春茗 +1 位作者任一凡小亮《半导体技术》北大核心 2025年第5期488-496,共9页; 为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信... 展开更多; 关键词数字信号处理(DSP) 前馈均衡串行器/解串器(SerDes) 源串联端接(SST)驱动器数模转换器(DAC); 在线阅读下载PDF 职称材料

基于FFE均衡和LDPC编码的50 Gb/s光传输实验被引量：4: 3; 作者俞沁洋李迎春《光通信技术》北大核心 2020年第11期59-62,共4页; 先进的调制技术、信道均衡技术和信道编码技术是提高光传输系统性能的三大关键技术。采用双二进制(DB)调制技术、前馈均衡(FFE)技术和低密度奇偶校验(LDPC)编码技术进行光传输实验,经过25 km的标准单模光纤传输后在12 GHz的光接收器件... 展开更多; 关键词双二进制调制前馈均衡低密度奇偶校验编码; 在线阅读下载PDF 职称材料

基于FPGA的短距离传输信号实时均衡器: 4; 作者张天宇缪旻 +1 位作者孙剑钟康平《北京信息科技大学学报（自然科学版）》 2022年第3期14-19,共6页; 实时均衡系统中,训练和更新抽头系数会占用大量的现场可编程门阵列(field-programmable gate array, FPGA)内部资源,限制系统的吞吐量提升。基于最小均方误差算法,使用一种共享抽头系数的并行前馈均衡器(feed-forward equalizer, FFE)结... 展开更多; 关键词现场可编程门阵列(FPGA) 前馈均衡器并行结构实时均衡; 在线阅读下载PDF 职称材料

应用于10 Gbit/s光通信及背板传输的自适应均衡器设计被引量：2: 5; 作者闫华杨煜《电子与封装》 2020年第5期49-55,共7页; 描述了一种既可用于背板传输也可用于光纤通信的高速串行收发器前端均衡器的设计。为适应光信号在传播中的色散效应,使用前馈均衡器(FFE)加判决反馈均衡器(DFE)的组合,取代了背板通信中常用的连续时间线性均衡器(CTLE)和DFE的组合。设... 展开更多; 关键词光通信前馈均衡器判决反馈均衡器最小均方差; 在线阅读下载PDF 职称材料

10Gb/s串行接口发送端电路的设计被引量：3: 6; 作者马轩王自强《微电子学与计算机》 CSCD 北大核心 2014年第2期14-17,22,共5页; 介绍了一个高速多通道SerDes发送端系统的设计.设计采用65nm CMOS工艺,单通道数据率为10Gb/s.数据通道由一个全速率并串转换Mux电路和一个CML驱动器组成:在并串转换电路的高速部分,为了节省功耗和面积,采用TSPC型的锁存器和触发器代替CM... 展开更多; 关键词高速串行并串转换驱动器前馈均衡器阻抗匹配; 在线阅读下载PDF 职称材料

具有预加重作用的10 Gbps发送端设计被引量：1: 7; 作者王雷刘涛 +1 位作者陈鑫张颖《电子器件》 CAS 北大核心 2023年第3期608-614,共7页; 针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设... 展开更多; 关键词多通道高速串行器高速SerDes 前馈均衡器电流数模转换器; 在线阅读下载PDF 职称材料

一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现被引量：3: 8; 作者刘敏郑旭强 +4 位作者李伟杰刘朝阳徐华张秋月刘新宇《微电子学与计算机》 2022年第11期102-109,共8页; 介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数... 展开更多; 关键词 SERDES接收机信道数字信号处理器(DSP) 前馈均衡器(FFE) 最小均方算法(LMS); 在线阅读下载PDF 职称材料

题名基于PAM4信号的发送端分数间隔前馈均衡器设计: 1; 作者卢明伟张银行; 机构吉首大学通信与电子工程学院; 出处《微电子学与计算机》 2024年第10期82-88,共7页; 基金国家自然科学基金(61861019,62161012) 湖南省教育厅科学研究项目(22B0525,21A0335) 研究生校级科研项目(Jdy22020,TXJD202305)。; 文摘为了抑制18英寸FR4背板的高频损耗、提高传输速率,采用TSMC 0.18μm CMOS工艺设计了一种基于PAM4信号的发送端分数间隔前馈均衡器。该均衡器采用源极电容衰减延时单元来提高延时器的带宽,通过电容校准技术调节低频时的群延时,并同时采用电阻和电容校准技术来提高不同工艺角下群延时的平坦度。均衡器芯片的核心面积为0.427 mm×0.475 mm,功耗为258.6 mW。后仿真表明,两路5 Gbps的NRZ信号通过3抽头3T/4间隔的FFE均衡器和18英寸FR4背板传输后,可得到眼图水平张开达95 ps,垂直张开达30 mV的10 Gbps PAM4信号。; 关键词前馈均衡器电容校准群延时眼图; Keywords feed forward equalizer capacitance calibration group delay eye diagram; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于查找表均衡的高速SerDes发送端设计: 2; 作者陶保明张春茗任一凡小亮; 机构西安邮电大学电子工程学院; 出处《半导体技术》北大核心 2025年第5期488-496,共9页; 文摘为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信道高频损耗严重和信号完整性问题,并简化了全定制电路设计的复杂度;其主体结构包括DSP、温度编码器、重定时器、32:4多路复用器(MUX)、1 UI脉冲发生器+4:1 MUX、源串联端接(SST)型DAC驱动器。仿真结果显示:在1.05 V工作电压且信道衰减为12 dB@16 GHz条件下,发送端输出32 Gbit/s NRZ信号眼高为258 mV,眼宽为0.75UI;输出64 Gbit/s PAM4信号眼高为64 mV,眼宽为0.40 UI;版图面积为0.116 mm^(2),电路功耗为57.42 mW,获得了良好的均衡性能。; 关键词数字信号处理(DSP) 前馈均衡串行器/解串器(SerDes) 源串联端接(SST)驱动器数模转换器(DAC); Keywords digital signal processing(DSP) feed-forward equalization serializer/deserializer(SerDes) source-series termination(SST)driver digital-to-analog converter(DAC); 分类号 TN79 [电子电信—电路与系统] TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于FFE均衡和LDPC编码的50 Gb/s光传输实验被引量：4: 3; 作者俞沁洋李迎春; 机构上海大学特种光纤与光接入网重点实验室; 出处《光通信技术》北大核心 2020年第11期59-62,共4页; 文摘先进的调制技术、信道均衡技术和信道编码技术是提高光传输系统性能的三大关键技术。采用双二进制(DB)调制技术、前馈均衡(FFE)技术和低密度奇偶校验(LDPC)编码技术进行光传输实验,经过25 km的标准单模光纤传输后在12 GHz的光接收器件上完成了50 Gb/s速率的数据传输。实验结果表明:FFE能有效地提升光传输系统性能,且选用的LDPC码型的译码门限在2×10-2附近。; 关键词双二进制调制前馈均衡低密度奇偶校验编码; Keywords duo binary modulation feed forward equalization low density parity check coding; 分类号 TN256 [电子电信—物理电子学]; 在线阅读下载PDF 职称材料

题名基于FPGA的短距离传输信号实时均衡器: 4; 作者张天宇缪旻孙剑钟康平; 机构北京信息科技大学智能芯片与网络研究院北京信息科技大学光电测试技术及仪器教育部重点实验室波亿光电子深圳有限公司; 出处《北京信息科技大学学报（自然科学版）》 2022年第3期14-19,共6页; 基金国家自然科学基金资助项目(62074017)。; 文摘实时均衡系统中,训练和更新抽头系数会占用大量的现场可编程门阵列(field-programmable gate array, FPGA)内部资源,限制系统的吞吐量提升。基于最小均方误差算法,使用一种共享抽头系数的并行前馈均衡器(feed-forward equalizer, FFE)结构,通过在单一FFE单元进行训练和更新抽头系数,其他并行FFE单元共享抽头系数的方式优化均衡器的资源占用规模,使均衡器在保证高吞吐量的同时具备自适应信道变化的能力。在基于L-PIC;单片集成硅基光发射机400 Gbit/s CWDM PAM4传输系统中,选用Xilinx XC7VH580T FPGA器件对应采用的并行FFE结构进行仿真分析,通过并行212个FFE单元实现了对2 km传输的53 GBd PAM 4信号(接收机带宽35 GHz)实时均衡。; 关键词现场可编程门阵列(FPGA) 前馈均衡器并行结构实时均衡; Keywords field-programmable gate array(FPGA) feed-forward equalizer(FFE) parallel structure real time equalization; 分类号 TN929.11 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

题名应用于10 Gbit/s光通信及背板传输的自适应均衡器设计被引量：2: 5; 作者闫华杨煜; 机构无锡中微亿芯有限公司; 出处《电子与封装》 2020年第5期49-55,共7页; 文摘描述了一种既可用于背板传输也可用于光纤通信的高速串行收发器前端均衡器的设计。为适应光信号在传播中的色散效应,使用前馈均衡器(FFE)加判决反馈均衡器(DFE)的组合,取代了背板通信中常用的连续时间线性均衡器(CTLE)和DFE的组合。设计使用3 pre-tap、3 post-tap和1个main tap的抽头组合方式,兼顾pre-cursor和post-cursor的信号失真,有效补偿范围为15 dB。补偿系数采用完全自适应算法调整,对FFE采用模拟MSE算法调整,DFE引擎采用1/16速率数字sign-sign最小均方差(LMS)算法实现。芯片使用UMC 28 nm工艺流片,输入信号频率为10 Gbit/s。; 关键词光通信前馈均衡器判决反馈均衡器最小均方差; Keywords optical communication feed forward equalization decision feedback equalizer least mean square error; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名10Gb/s串行接口发送端电路的设计被引量：3: 6; 作者马轩王自强; 机构清华大学微电子所; 出处《微电子学与计算机》 CSCD 北大核心 2014年第2期14-17,22,共5页; 基金国家科技重大专项"核高基"项目(2011ZX01034-002-002-001); 文摘介绍了一个高速多通道SerDes发送端系统的设计.设计采用65nm CMOS工艺,单通道数据率为10Gb/s.数据通道由一个全速率并串转换Mux电路和一个CML驱动器组成:在并串转换电路的高速部分,为了节省功耗和面积,采用TSPC型的锁存器和触发器代替CML型结构;输出驱动器采用CML结构,并加入一个四抽头的前馈均衡电路以减小数据信号码间串扰的影响;最后为了使信号能够无反射地进行传输,设计了阻抗匹配电路.; 关键词高速串行并串转换驱动器前馈均衡器阻抗匹配; Keywords High speed serial link Mux Driver FFE Impedance matching; 分类号 TN43 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名具有预加重作用的10 Gbps发送端设计被引量：1: 7; 作者王雷刘涛陈鑫张颖; 机构南京航空航天大学电子信息工程学院; 出处《电子器件》 CAS 北大核心 2023年第3期608-614,共7页; 基金模拟集成电路重点实验室基金项目(61428020304) 国家自然科学基金项目(61106029,61701228) 航空科学基金(20180852005)。; 文摘针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设计四分之一速率的串行器,并依次更替控制输入数据的等相位差时钟,可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减,采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡,提出使用MATLAB对信道衰减进行建模,并以此来设计滤波器的方法,快速简便确定抽头系数,将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终,设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10 Gbps时高速串行器逻辑正常,数据眼图良好,输出抖动在0.09 UI,满足高速背板通信电路的标准。; 关键词多通道高速串行器高速SerDes 前馈均衡器电流数模转换器; Keywords multiplexer SerDes 3 Tap-FFE IDAC; 分类号 TN76 [电子电信—电路与系统] TN83 [电子电信—信息与通信工程]; 在线阅读下载PDF 职称材料

题名一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现被引量：3: 8; 作者刘敏郑旭强李伟杰刘朝阳徐华张秋月刘新宇; 机构中国科学院大学集成电路学院中国科学院微电子研究所; 出处《微电子学与计算机》 2022年第11期102-109,共8页; 基金国家重点研发计划(2018YFB2202302)。; 文摘介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数据信号;同时,应用了16-tap的前馈均衡器(FFE),解决了20~30 dB大幅度信道衰减下的数据恢复问题;运用了最小均方算法(LMS)的自适应算法与FFE结合使用,使其能够在不同的信道衰减下都能够自适应的找到最佳的高频补偿并消除传输信道所产生的衰减影响和码间干扰(ISI)问题;同时,为解决传统判决反馈均衡器(DFE)在实现并行结构时带来的反馈环路的时序紧张问题,采用了预判决式结构改良的DFE,其级联在FFE后用来消除剩余的ISI并判决出正确数据信号从而配合FFE均衡恢复出原数据信号.该DSP架构在通过仿真验证后利用28nm CMOS工艺进行了加工制造,通过仿真验证和测试验证发现其能够在50 Gb/s的传输速率和20~30 dB信道衰减下达到良好的均衡效果.最终的DSP芯片面积为2.02 mm^(2),误码率最低到5.21e-9.; 关键词 SERDES接收机信道数字信号处理器(DSP) 前馈均衡器(FFE) 最小均方算法(LMS); Keywords SERDES receiver channel digital signal processor(DSP) feed-forward equalizer(FFE) least mean square algorithm(LMS); 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	基于PAM4信号的发送端分数间隔前馈均衡器设计	卢明伟张银行	《微电子学与计算机》	2024	0	在线阅读下载PDF 职称材料
2	基于查找表均衡的高速SerDes发送端设计	陶保明张春茗任一凡小亮	《半导体技术》北大核心	2025	0	在线阅读下载PDF 职称材料
3	基于FFE均衡和LDPC编码的50 Gb/s光传输实验	俞沁洋李迎春	《光通信技术》北大核心	2020	4	在线阅读下载PDF 职称材料
4	基于FPGA的短距离传输信号实时均衡器	张天宇缪旻孙剑钟康平	《北京信息科技大学学报（自然科学版）》	2022	0	在线阅读下载PDF 职称材料
5	应用于10 Gbit/s光通信及背板传输的自适应均衡器设计	闫华杨煜	《电子与封装》	2020	2	在线阅读下载PDF 职称材料
6	10Gb/s串行接口发送端电路的设计	马轩王自强	《微电子学与计算机》 CSCD 北大核心	2014	3	在线阅读下载PDF 职称材料
7	具有预加重作用的10 Gbps发送端设计	王雷刘涛陈鑫张颖	《电子器件》 CAS 北大核心	2023	1	在线阅读下载PDF 职称材料
8	一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现	刘敏郑旭强李伟杰刘朝阳徐华张秋月刘新宇	《微电子学与计算机》	2022	3	在线阅读下载PDF 职称材料