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题名并行前置树型加法器的通路时延故障测试
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作者
杨德才
谢永乐
陈光
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机构
电子科技大学自动化工程学院
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出处
《电子测量与仪器学报》
CSCD
2008年第4期12-16,共5页
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基金
国家自然科学基金资助项目(编号:90407007)
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文摘
时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。
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关键词
时延故障测试
通路时延故障
前置树型加法器
双向量测试
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Keywords
delay fault test, path delay fault, prefix tree-like adder, two-pattern test.
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分类号
TN407
[电子电信—微电子学与固体电子学]
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