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基于冗余算法和跳跃式结构的54位乘法器的研究
被引量：
1
1
作者
孙海
邵志标
+1 位作者
迟晓明
邹刚
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2006年第2期191-194,共4页
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wall...
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.
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关键词
冗余booth算法
跳跃式Wallace树
乘法器
部分积
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职称材料
题名
基于冗余算法和跳跃式结构的54位乘法器的研究
被引量：
1
1
作者
孙海
邵志标
迟晓明
邹刚
机构
西安交通大学电子与信息工程学院
出处
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2006年第2期191-194,共4页
文摘
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.
关键词
冗余booth算法
跳跃式Wallace树
乘法器
部分积
Keywords
redundant
booth
algorithm
leapfrog Wallace tree
multiplier
partial product
分类号
TN47 [电子电信—微电子学与固体电子学]
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题名
作者
出处
发文年
被引量
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1
基于冗余算法和跳跃式结构的54位乘法器的研究
孙海
邵志标
迟晓明
邹刚
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2006
1
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