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基于累加器的内建自测方法研究与分析
1
作者
龚绿怡
顾震宇
+1 位作者
曾晓洋
章倩苓
《微电子学与计算机》
CSCD
北大核心
2003年第11期77-80,共4页
在适于采用内建自测方法进行可测性设计的电路中,累加器往往是一种被普遍采用的基本单元,如通用处理器和数字信号处理电路中的算术及逻辑运算电路。文章以Booth乘法器为例,介绍了利用累加器电路进行内建自测输出响应分析的几种常见形式...
在适于采用内建自测方法进行可测性设计的电路中,累加器往往是一种被普遍采用的基本单元,如通用处理器和数字信号处理电路中的算术及逻辑运算电路。文章以Booth乘法器为例,介绍了利用累加器电路进行内建自测输出响应分析的几种常见形式,同时给出了相应的故障覆盖率、硬件开销和时延等方面的比较结果。
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关键词
大规模集成电路
累加器
内建自测方法
数字信号处理电路
逻辑运算电路
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职称材料
题名
基于累加器的内建自测方法研究与分析
1
作者
龚绿怡
顾震宇
曾晓洋
章倩苓
机构
复旦大学专用集成电路与系统国家重点实验室
出处
《微电子学与计算机》
CSCD
北大核心
2003年第11期77-80,共4页
文摘
在适于采用内建自测方法进行可测性设计的电路中,累加器往往是一种被普遍采用的基本单元,如通用处理器和数字信号处理电路中的算术及逻辑运算电路。文章以Booth乘法器为例,介绍了利用累加器电路进行内建自测输出响应分析的几种常见形式,同时给出了相应的故障覆盖率、硬件开销和时延等方面的比较结果。
关键词
大规模集成电路
累加器
内建自测方法
数字信号处理电路
逻辑运算电路
Keywords
Booth Multiplier, Fault coverage, Test vector, Cell Fault Model
分类号
TN47 [电子电信—微电子学与固体电子学]
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作者
出处
发文年
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1
基于累加器的内建自测方法研究与分析
龚绿怡
顾震宇
曾晓洋
章倩苓
《微电子学与计算机》
CSCD
北大核心
2003
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