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PWM电源管理芯片的全定制版图设计: 1; 作者张川郎君 +2 位作者朱莹何书专杨盛光《电子测量技术》 2007年第3期137-139,共3页; 本文采用0.6μm CMOS2P2M工艺,完成了脉宽调制器PWM电源管理芯片的全定制版图设计。该芯片为混合信号IC,从引线驱动布局与模块驱动布局两方面考虑版图布局。版图设计过程中参考了一些经典的规则,还根据芯片本身特征作了具体的考虑。版... 展开更多; 关键词 PWM电源管理芯片版图设计平面布局静电放电; 在线阅读下载PDF 职称材料

基于分段线性模型针对传输线脉冲瞬态干扰信号的芯片协同防护设计方法被引量：4: 2; 作者付路阎照文 +1 位作者刘玉竹苏丽轩《电子与信息学报》 EI CSCD 北大核心 2023年第9期3263-3271,共9页; 随着电子设备向小型化、高密度和高速的趋势发展,集成电路作为电子设备的基本核心单元也朝着这一方向发展,由此带来了越来越严重的电磁兼容问题。其中静电放电问题越来越引起设计者、制作者和使用者的重视。该文利用传输线脉冲(TLP)方... 展开更多; 关键词集成电路电磁兼容传输线脉冲静电放电防护设计; 在线阅读下载PDF 职称材料

深亚微米混合信号全芯片ESD电路设计被引量：2: 3; 作者纪宗江李冬梅《半导体技术》 CAS CSCD 北大核心 2009年第5期506-509,共4页; 随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战。从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计。设计中分析了传统输出端保护... 展开更多; 关键词静电放电全芯片混合信号输出保护保持结构; 在线阅读下载PDF 职称材料

FTS型防护系统电磁兼容设计: 4; 作者刘存礼魏光辉《包装工程》 CAS CSCD 北大核心 2002年第1期62-63,65,共3页; “FTS型防护系统”是新型的安全防卫设备 ,该系统具有静电高压打击能力 ,克服了传统防护系统只有报警 ,缺乏防卫能力的技术难题。在系统调试、性能测试及工作时要进行静电放电实验 ,电磁辐射、干扰随之产生。基于上述原因 ,系统本身的... 展开更多; 关键词 FTS型防护系统静电放电电磁干扰电磁兼容设计安全防卫设备; 在线阅读下载PDF 职称材料

基于130nm SOI工艺数字ASIC ESD防护设计被引量：3: 5; 作者米丹周昕杰周晓彬《半导体技术》 CAS 北大核心 2021年第4期279-285,共7页; 绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI... 展开更多; 关键词深亚微米绝缘体上硅(SOI)工艺全芯片静电放电(ESD)防护电源钳位人体模型; 在线阅读下载PDF 职称材料

双界面智能卡芯片模拟前端ESD设计: 6; 作者李志国孙磊潘亮《半导体技术》 CAS CSCD 北大核心 2017年第4期269-274,共6页; 双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大。针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构。通过对... 展开更多; 关键词双界面智能卡模拟前端(AFE) 静电放电(ESD) 人体模型(HBM) 设计规则芯片成本; 在线阅读下载PDF 职称材料

提高集成电路ESD防护能力的仿真方法被引量：2: 7; 作者李松曾传滨 +1 位作者罗家俊韩郑生《半导体技术》 CAS CSCD 北大核心 2013年第10期776-780,共5页; 为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩问题,提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD)防护能力的仿真方法,用于评估和控制ESD电流通路上的寄生电阻,辅助ESD防护设计,预估器件静电防... 展开更多; 关键词全芯片静电放电防护设计静电放电防护空间寄生电阻版图设计静电放电测试; 在线阅读下载PDF 职称材料

几种应用于触摸感应电路的ESD保护结构设计被引量：4: 8; 作者居水荣陆建恩张海磊《半导体技术》 CAS CSCD 北大核心 2014年第4期254-258,278,共6页; 电容式触摸感应检测按键电路是一类对静电特别敏感的电路,因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力,另一方面这种ESD保护结构又不能使芯片的面积和成本增加太... 展开更多; 关键词静电放电(ESD)保护结构触摸感应检测按键电路可控硅整流器全芯片ESD 保护二极管加电阻ESD保护; 在线阅读下载PDF 职称材料

Sarnoff推出面向ESD优化的设计产品: 9; 《现代电子技术》 2005年第13期i003-i003,共1页; Sarnoff Europe最近推出了两款产品TakeCharge设计套件及ESDdoctor，均面向无晶圆厂芯片设计中的静电放电优化。; 关键词设计产品优化面向推出 ESD 静电放电芯片设计; 在线阅读下载PDF 职称材料

题名PWM电源管理芯片的全定制版图设计: 1; 作者张川郎君朱莹何书专杨盛光; 机构南京大学物理系; 出处《电子测量技术》 2007年第3期137-139,共3页; 文摘本文采用0.6μm CMOS2P2M工艺,完成了脉宽调制器PWM电源管理芯片的全定制版图设计。该芯片为混合信号IC,从引线驱动布局与模块驱动布局两方面考虑版图布局。版图设计过程中参考了一些经典的规则,还根据芯片本身特征作了具体的考虑。版图设计通过DRC与LVS检查,并在此基础上完成了电路后仿真。后仿真结果显示:芯片能按设计预期在2ms内启动并正常工作,具有稳定的3.3V输出电压,版图设计较好地实现了电路功能。最终版图大小为1450μm×970μm。; 关键词 PWM电源管理芯片版图设计平面布局静电放电; Keywords PWM power management IC layout design floor-planning ESD; 分类号 TN35 [电子电信—物理电子学]; 在线阅读下载PDF 职称材料

题名基于分段线性模型针对传输线脉冲瞬态干扰信号的芯片协同防护设计方法被引量：4: 2; 作者付路阎照文刘玉竹苏丽轩; 机构北京航空航天大学电子信息工程学院; 出处《电子与信息学报》 EI CSCD 北大核心 2023年第9期3263-3271,共9页; 基金电磁兼容传导敏感性时域测试系统(61427803) TSV三维集成电路与电路板电磁敏感度行为级协同分析方法研究(61271044)。; 文摘随着电子设备向小型化、高密度和高速的趋势发展,集成电路作为电子设备的基本核心单元也朝着这一方向发展,由此带来了越来越严重的电磁兼容问题。其中静电放电问题越来越引起设计者、制作者和使用者的重视。该文利用传输线脉冲(TLP)方法对芯片进行测试,获取了器件在应对静电放电干扰时的伏安特性数据。基于TLP测试数据应用分段线性建模方法构建了芯片应对静电放电干扰的模型。该文还根据二极管的等效电路及其数据手册的伏安特性数据构建了瞬态电压抑制(TVS)二极管模型,并通过TLP测试进行验证。同时,结合上述两个模型,开展了芯片静电放电干扰的协同防护设计方法研究,并应用实例验证了芯片的协同防护设计方法的可行性。该方法实现了用仿真模拟的方式进行芯片的协同防护设计,能够节约设计成本和时间。; 关键词集成电路电磁兼容传输线脉冲静电放电防护设计; Keywords Integrated circuit Electromagnetic compatibility Transmission Line Pulse(TLP) Electrostatic discharge Protective design; 分类号 TN407 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名深亚微米混合信号全芯片ESD电路设计被引量：2: 3; 作者纪宗江李冬梅; 机构清华大学微电子学研究所清华大学电子工程系; 出处《半导体技术》 CAS CSCD 北大核心 2009年第5期506-509,共4页; 基金中关村科技园区小企业创新支持资金; 文摘随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战。从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计。设计中分析了传统输出端保护可能存在的问题,并采用稳妥的方法对输出端进行了保护。这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。设计采用TSMC0.18μm工艺,测试结果验证了该设计的有效性。; 关键词静电放电全芯片混合信号输出保护保持结构; Keywords electrostatic discharge ESD whole-chip mix-signal output protect protection system; 分类号 TN431 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名FTS型防护系统电磁兼容设计: 4; 作者刘存礼魏光辉; 机构军械工程学院静电与电磁防护研究所; 出处《包装工程》 CAS CSCD 北大核心 2002年第1期62-63,65,共3页; 文摘 “FTS型防护系统”是新型的安全防卫设备 ,该系统具有静电高压打击能力 ,克服了传统防护系统只有报警 ,缺乏防卫能力的技术难题。在系统调试、性能测试及工作时要进行静电放电实验 ,电磁辐射、干扰随之产生。基于上述原因 ,系统本身的电路设计及调试过程中必须进行电磁兼容设计。通过对电磁干扰源、耦合途径和敏感设备的分析。; 关键词 FTS型防护系统静电放电电磁干扰电磁兼容设计安全防卫设备; Keywords Guard system ESD EMI EMC; 分类号 X924.4 [环境科学与工程—安全科学] TN03 [电子电信—物理电子学]; 在线阅读下载PDF 职称材料

题名基于130nm SOI工艺数字ASIC ESD防护设计被引量：3: 5; 作者米丹周昕杰周晓彬; 机构中国电子科技集团公司第五十八研究所; 出处《半导体技术》 CAS 北大核心 2021年第4期279-285,共7页; 文摘绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI)工艺的数字专用IC(ASIC)。针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响。该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考。; 关键词深亚微米绝缘体上硅(SOI)工艺全芯片静电放电(ESD)防护电源钳位人体模型; Keywords deep submicron silicon on insulator(SOI)technology whole-chip electrostatic discharge(ESD)protection power clamp human body model; 分类号 TN492 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名双界面智能卡芯片模拟前端ESD设计: 6; 作者李志国孙磊潘亮; 机构北京中电华大电子设计有限责任公司射频识别芯片检测技术北京市重点实验室; 出处《半导体技术》 CAS CSCD 北大核心 2017年第4期269-274,共6页; 文摘双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大。针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构。通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响。定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM)ESD测试。; 关键词双界面智能卡模拟前端(AFE) 静电放电(ESD) 人体模型(HBM) 设计规则芯片成本; Keywords dual-interface smart card analog front end （AFE） electrostatic discharge （ESD） human body model （HBM） design rule chip cost; 分类号 TN402 [电子电信—微电子学与固体电子学] TN442 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名提高集成电路ESD防护能力的仿真方法被引量：2: 7; 作者李松曾传滨罗家俊韩郑生; 机构中国科学院微电子研究所; 出处《半导体技术》 CAS CSCD 北大核心 2013年第10期776-780,共5页; 基金国家自然科学基金专项类项目(60927006); 文摘为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩问题,提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD)防护能力的仿真方法,用于评估和控制ESD电流通路上的寄生电阻,辅助ESD防护设计,预估器件静电防护等级。详细介绍了仿真方法的原理和流程,以0.18μm SOI CMOS工艺制造的静态随机存储器电路为仿真和实验对象,应用此仿真方法,统计寄生电阻值,优化ESD防护设计,并进行ESD测试,记录未优化样品和优化样品的失效电压。通过对比寄生电阻和失效电压,证明降低寄生电阻可获得更好的ESD防护性能,而且器件失效电压和关键寄生电阻值R Vdd之间存在近似线性反比关系。; 关键词全芯片静电放电防护设计静电放电防护空间寄生电阻版图设计静电放电测试; Keywords whole-chip electro-static discharge （ESD） protection design ESD design window parasitic resistance layout design ESD test; 分类号 TN406 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名几种应用于触摸感应电路的ESD保护结构设计被引量：4: 8; 作者居水荣陆建恩张海磊; 机构江苏信息职业技术学院电子信息工程系; 出处《半导体技术》 CAS CSCD 北大核心 2014年第4期254-258,278,共6页; 文摘电容式触摸感应检测按键电路是一类对静电特别敏感的电路,因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力,另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多,基于此要求,介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局,着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明,经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。; 关键词静电放电(ESD)保护结构触摸感应检测按键电路可控硅整流器全芯片ESD 保护二极管加电阻ESD保护; Keywords electronic static discharge （ESD） protection structure touch pad detector siliconcontrolled rectifiers full chip ESD protection diode and resistor ESD protection; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名Sarnoff推出面向ESD优化的设计产品: 9; 出处《现代电子技术》 2005年第13期i003-i003,共1页; 文摘 Sarnoff Europe最近推出了两款产品TakeCharge设计套件及ESDdoctor，均面向无晶圆厂芯片设计中的静电放电优化。; 关键词设计产品优化面向推出 ESD 静电放电芯片设计; 分类号 TS106.7 [轻工技术与工程—纺织工程] TS213.21 [轻工技术与工程—粮食、油脂及植物蛋白工程]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	PWM电源管理芯片的全定制版图设计	张川郎君朱莹何书专杨盛光	《电子测量技术》	2007	0	在线阅读下载PDF 职称材料
2	基于分段线性模型针对传输线脉冲瞬态干扰信号的芯片协同防护设计方法	付路阎照文刘玉竹苏丽轩	《电子与信息学报》 EI CSCD 北大核心	2023	4	在线阅读下载PDF 职称材料
3	深亚微米混合信号全芯片ESD电路设计	纪宗江李冬梅	《半导体技术》 CAS CSCD 北大核心	2009	2	在线阅读下载PDF 职称材料
4	FTS型防护系统电磁兼容设计	刘存礼魏光辉	《包装工程》 CAS CSCD 北大核心	2002	0	在线阅读下载PDF 职称材料
5	基于130nm SOI工艺数字ASIC ESD防护设计	米丹周昕杰周晓彬	《半导体技术》 CAS 北大核心	2021	3	在线阅读下载PDF 职称材料
6	双界面智能卡芯片模拟前端ESD设计	李志国孙磊潘亮	《半导体技术》 CAS CSCD 北大核心	2017	0	在线阅读下载PDF 职称材料
7	提高集成电路ESD防护能力的仿真方法	李松曾传滨罗家俊韩郑生	《半导体技术》 CAS CSCD 北大核心	2013	2	在线阅读下载PDF 职称材料
8	几种应用于触摸感应电路的ESD保护结构设计	居水荣陆建恩张海磊	《半导体技术》 CAS CSCD 北大核心	2014	4	在线阅读下载PDF 职称材料
9	Sarnoff推出面向ESD优化的设计产品		《现代电子技术》	2005	0	在线阅读下载PDF 职称材料