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基于全数字锁相环的光纤陀螺本征频率跟踪技术
1
作者 杨辉 马家君 +3 位作者 高辉 吕明森 孙佑焮 敖晓纯 《传感器与微系统》 北大核心 2025年第3期29-32,36,共5页
针对光纤陀螺(FOG)本征频率检测过程复杂和测量精度低的问题,提出了一种基于全数字锁相环(ADPLL)的高精度本征频率跟踪技术。理论研究了调制频率、本征频率与干涉光强之间的关系,在占空比为25%的方波调制下,可以将光纤环形干涉仪作为鉴... 针对光纤陀螺(FOG)本征频率检测过程复杂和测量精度低的问题,提出了一种基于全数字锁相环(ADPLL)的高精度本征频率跟踪技术。理论研究了调制频率、本征频率与干涉光强之间的关系,在占空比为25%的方波调制下,可以将光纤环形干涉仪作为鉴相器,设计K计数环路滤波器和数字控制振荡器构成ADPLL电路。根据进位信号和借位信号实时调整调制信号的频率,当进位信号和借位信号脉冲数相等时,调制信号频率即为FOG的本征频率。实验结果表明:基于ADPLL的FOG本征频率跟踪技术跟踪精度优于0.4 Hz,跟踪时间小于0.009 s。与传统的FOG本征频率测量方法相比,该方法不需要外部辅助设备,可以快速、高精度地跟踪FOG的本征频率。 展开更多
关键词 光纤陀螺 本征频率 全数字锁相环 跟踪测量
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一种新型的全数字锁相环 被引量：92
2
作者 庞浩 俎云霄 王赞基 《中国电机工程学报》 EI CSCD 北大核心 2003年第2期37-41.1,共5页
该文提出了一种实现全数字锁相环的新方法。在基于该方法实现的全数字锁相环中,一种数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。通过线性近似,该文推导出该锁相环系统的数学模型,并进一步对该系统的局部动态特... 该文提出了一种实现全数字锁相环的新方法。在基于该方法实现的全数字锁相环中,一种数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。通过线性近似,该文推导出该锁相环系统的数学模型,并进一步对该系统的局部动态特性进行了讨论。理论分析表明这种新型的全数字锁相环具有很宽的锁相范围,并且在不同被锁频点的局部范围内都具有相同的稳定形式,锁相跟踪达到稳定的时间与被锁信号的周期成正比。由于充分利用了鉴相脉冲宽度所包含的相位误差信息,同时又引入了积分控制,使锁相环的跟踪响应速度得到提高。仿真实验进一步验证了理论分析的结论。该文锁相环采用数字电路方式实现,其性能可以通过比例和积分控制参数进行调节,因而简化了设计过程,便于应用在电机调速系统、有源滤波器和静止无功补偿器等领域。 展开更多
关键词 全数字锁相环 数学模型 数字电路 信号锁相技术
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新型全数字锁相环的逻辑电路设计 被引量：21
3
作者 徐健飞 庞浩 +1 位作者 王赞基 陈建业 《电网技术》 EI CSCD 北大核心 2006年第13期81-84,共4页
设计出一种新型全数字锁相环(enhancedphase-lockloop,EPLL)的逻辑电路。该电路基于轨迹跟踪原理实现与交流基波成分的同步,其锁相速度快,精度高。同时,为兼顾锁相速度和稳定性的设计要求,提出调节EPLL动态参数的新方法,获得具有优化结... 设计出一种新型全数字锁相环(enhancedphase-lockloop,EPLL)的逻辑电路。该电路基于轨迹跟踪原理实现与交流基波成分的同步,其锁相速度快,精度高。同时,为兼顾锁相速度和稳定性的设计要求,提出调节EPLL动态参数的新方法,获得具有优化结构的全数字锁相逻辑电路。锁相跟踪实验验证了该锁相环技术的性能,证实了其在提取和分析谐波方面的有效性。 展开更多
关键词 全数字锁相环 动态参数调节 同步 数字逻辑电路
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基于FPGA实现的可变模全数字锁相环 被引量：35
4
作者 肖帅 孙建波 +1 位作者 耿华 吴舰 《电工技术学报》 EI CSCD 北大核心 2012年第4期153-158,共6页
提出了一种可变模全数字锁相环。与传统的全数字锁相环相比,该锁相环采用可变模分频器,使得中心频率可变,锁相范围增大;通过前馈回路进行鉴频调频,提高了锁相速度;同时其环路滤波器采用比例积分结构,使得锁相输出无静差,输出抖动减小。... 提出了一种可变模全数字锁相环。与传统的全数字锁相环相比,该锁相环采用可变模分频器,使得中心频率可变,锁相范围增大;通过前馈回路进行鉴频调频,提高了锁相速度;同时其环路滤波器采用比例积分结构,使得锁相输出无静差,输出抖动减小。本文对提出的全数字锁相环建立了小信号模型,从理论上分析了该锁相环的性能以及控制参数对锁相环性能的影响,通过基于QuartusⅡ的软件仿真和基于FPGA的硬件实验对该全数字锁相环的性能进行了验证。结果表明,该全数字锁相环锁相范围大、速度快、精度高,可用于有快速同步需求的应用场合,如电网频率监测和并网变频器控制。 展开更多
关键词 全数字锁相环 比例积分控制 前馈控制 小信号模型 FPGA
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基于新型全数字锁相环的同步倍频技术 被引量：9
5
作者 张志文 曾志兵 +3 位作者 罗隆福 王伟 郭斌 王承林 《电力自动化设备》 EI CSCD 北大核心 2010年第2期123-126,130,共5页
为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,... 为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,利用近似补偿方法设计出的同步倍频模块能在高精度要求下对电网频率同步任意倍频,给换流器触发控制系统提供精准的时钟基准,提高相位控制精度,削弱换流器产生的非特征谐波。利用现场可编程门阵列(FPGA)为载体,在QUARTUSⅡ软件环境下,设计出了基于全数字锁相环的同步倍频装置,并通过软件仿真和实验测试验证了该技术的正确性和优越性。 展开更多
关键词 全数字锁相环 同步数字倍频 脉冲发生器 直流输电 FPGA
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基于Hilbert移相滤波的全数字锁相环 被引量：25
6
作者 庞浩 俎云霄 +1 位作者 李东霞 王赞基 《电网技术》 EI CSCD 北大核心 2003年第11期55-59,共5页
提出了一种基于Hilbert移相滤波实现的全数字锁相环,用于实现低频交流信号频率和相位的数字化测量。先将被测信号经过模数变换后输入到一对全数字的Hilbert移相滤波器,得到幅值相等相位相差90的两个信号,计算出输入信号相位角,再将输入... 提出了一种基于Hilbert移相滤波实现的全数字锁相环,用于实现低频交流信号频率和相位的数字化测量。先将被测信号经过模数变换后输入到一对全数字的Hilbert移相滤波器,得到幅值相等相位相差90的两个信号,计算出输入信号相位角,再将输入信号相位角输入到一个基于锁相环结构设计的全数字处理系统,测算出信号的频率和相位。该测量方法充分利用了信号波形本身所包含的相位信息,提高了低频交流信号相位鉴别的准确度及锁相跟踪的速度,减少了测量过程达到稳定所需的时间。该算法可通过数字信号处理器(DSP)等微处理软件方便地实现。适用于测量电力系统工频电压信号的频率和相位,所获得的数据既可用于电力系统的监测,也可为需要同步工作的电力电子设备提供相位基准。 展开更多
关键词 电力系统 全数字锁相环 Hilbert移相滤波 交流信号 系统分析
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自采样比例积分控制全数字锁相环的性能分析和实现 被引量：43
7
作者 李亚斌 彭咏龙 李和明 《中国电机工程学报》 EI CSCD 北大核心 2005年第18期64-69,共6页
提出了一种基于自采样比例积分(PI)控制的全数字锁相环(ADPLL),并对该锁相环进行了详细的理论分析和仿真验证,最后用现场可编程逻辑器件(FPGA)予以实现。由于采用了自采样比例积分控制策略,使该锁相环在不同的锁频点具有几乎相同形式的... 提出了一种基于自采样比例积分(PI)控制的全数字锁相环(ADPLL),并对该锁相环进行了详细的理论分析和仿真验证,最后用现场可编程逻辑器件(FPGA)予以实现。由于采用了自采样比例积分控制策略,使该锁相环在不同的锁频点具有几乎相同形式的传递函数,有利于理论分析和环路设计。理论分析、仿真验证和试验结果都表明该全数字锁相环具有环路参数设计简单、跟踪范围广、跟踪速度快、系统稳定性好、控制灵活等优点。该设计方案可以作为一个子系统或功能模块用来构成片上系统(SoC),用以提高控制系统的可靠性、简化系统的硬件结构。 展开更多
关键词 全数字锁相环 自采样 比例积分控制 现场可编程逻辑器件 片上系统
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一种高性能的全数字锁相环设计方案 被引量：5
8
作者 屈八一 程腾 +4 位作者 俞东松 李智奇 周渭 李珊珊 刘立东 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2019年第1期112-116,共5页
针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。... 针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。 展开更多
关键词 数字锁相环 边沿效应 全数字式鉴相器 数控振荡器
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基于FPGA的全数字锁相环的复频域分析与实现 被引量：6
9
作者 马莽原 石新春 +2 位作者 王慧 孟建辉 付超 《电测与仪表》 北大核心 2018年第4期19-22,共4页
模拟锁相环在高频场合存在稳定性差和抗干扰能力弱的问题,导致其应用受到限制,而全数字锁相环不存在这些问题,因此设计一种全数字锁相环用于高频场合是必要的。通过分析触发器型全数字锁相环的工作原理,建立了复频域数学模型,并以此分... 模拟锁相环在高频场合存在稳定性差和抗干扰能力弱的问题,导致其应用受到限制,而全数字锁相环不存在这些问题,因此设计一种全数字锁相环用于高频场合是必要的。通过分析触发器型全数字锁相环的工作原理,建立了复频域数学模型,并以此分析了锁相环的全局稳定性和动态响应,提出了模型中各参数的约束条件。采用Xilinx ISim仿真和FPGA硬件实现的方法设计了一种全数字锁相环,结果表明该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值。 展开更多
关键词 全数字锁相环 复频域 FPGA
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基于Lyapunov函数的全数字锁相环的优化设计 被引量：5
10
作者 张东升 张东来 +1 位作者 王陶 苏宝库 《电工技术学报》 EI CSCD 北大核心 2008年第11期109-115,共7页
对三相输入电压畸变条件下的矢量型数字锁相环工作原理及其非线性动态模型进行了研究,给出了一种基于Lyapunov函数的具有高稳定性和相位跟踪能力的三相数字PLL的设计方法。对环路滤波控制器和具有自动复位功能的压控振荡器分别进行离散... 对三相输入电压畸变条件下的矢量型数字锁相环工作原理及其非线性动态模型进行了研究,给出了一种基于Lyapunov函数的具有高稳定性和相位跟踪能力的三相数字PLL的设计方法。对环路滤波控制器和具有自动复位功能的压控振荡器分别进行离散化,解决了数字化过程中处理器有限字长的问题。对三相输入相不平衡、谐波、偏移等畸变条件下的PLL误差进行了计算和分析,采用PI控制器取代传统的环路滤波器,提高了三相数字锁相环抑制畸变的能力和跟踪响应的速度。采用DSP实现三相数字锁相环技术,并用于6kW逆变器功率因数的控制中,仿真和实验均验证了理论分析的正确性。 展开更多
关键词 全数字锁相环 LYAPUNOV函数 同步旋转格式 矢量变换
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一种新型快速全数字锁相环的研究 被引量：19
11
作者 单长虹 邓国扬 《系统仿真学报》 CAS CSCD 2003年第4期581-583,共3页
提出了一种具有自动变模控制的快速全数字锁相环。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的... 提出了一种具有自动变模控制的快速全数字锁相环。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾。具有同步建立时间短、抗干扰能力强、静态相差小和易于集成等特点。该文介绍了该锁相环的原理和实现,并对其性能进行了分析和计算机仿真。 展开更多
关键词 快速全数字锁相环 鉴相器 抗噪声性能 数字通信
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一种结合高精度TDC的快速全数字锁相环 被引量：7
12
作者 姚亚峰 孙金傲 +1 位作者 霍兴华 刘建 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2017年第8期131-136,共6页
针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号... 针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点. 展开更多
关键词 全数字锁相环 时间数字转换器 相调电路 可编程逻辑门阵列
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全数字硬件化锁相环参数分析与设计 被引量：15
13
作者 刘亚静 范瑜 《电工技术学报》 EI CSCD 北大核心 2015年第2期172-179,共8页
基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地... 基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述。本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律。仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强。 展开更多
关键词 锁相环 全数字化 硬件化 现场可编程逻辑阵列
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基于FPGA的改进型全数字锁相环的设计 被引量：6
14
作者 彭咏龙 路智斌 李亚斌 《电源技术》 CAS CSCD 北大核心 2015年第2期410-412,共3页
针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件（FPGA）实现改进型全数字锁相环的片上系统设计。最后通过仿真... 针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件（FPGA）实现改进型全数字锁相环的片上系统设计。最后通过仿真和实验证明,对于不同频率的跟踪信号,当起始相位误差约为最大值180°时经过10-11个输入信号周期系统就可以快速而准确的锁定。而当负载电流降至很小的值时改进锁相环的采样保持电路能够保证逆变器工作在谐振频率点附近,从而避免失锁。 展开更多
关键词 谐振逆变器 脉冲密度调制 全数字锁相环 现场可编程门阵列器件
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全数字硬件化正交锁相环建模与分析 被引量：8
15
作者 刘亚静 范瑜 《电工技术学报》 EI CSCD 北大核心 2015年第15期148-155,共8页
针对FPGA/ASIC的全定制特性带来的字长优化问题,提出一种基于FPGA/ASIC的全数字硬件化正交锁相环字长建模方法。首先,利用稳定性判据和卷积分别建立系数和内部变量的整数字长模型;然后,依据系统灵敏度及L2范数理论分别对系数和内部变量... 针对FPGA/ASIC的全定制特性带来的字长优化问题,提出一种基于FPGA/ASIC的全数字硬件化正交锁相环字长建模方法。首先,利用稳定性判据和卷积分别建立系数和内部变量的整数字长模型;然后,依据系统灵敏度及L2范数理论分别对系数和内部变量的小数字长建模,从而只需设定系数准确度指标ε和变量准确度指标ζ,即可设计出满足要求的全数字硬件化正交锁相环,保证在消耗最少资源的前提下,有效避免溢出错误和抑制有限字长效应;最后通过实验,验证了所提模型的可靠性。 展开更多
关键词 正交锁相环 全数字硬件化 字长模型 有限字长效应
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基于FPGA的全数字延时锁相环的设计 被引量：10
16
作者 李锐 田帆 +1 位作者 邓贤君 单长虹 《现代电子技术》 北大核心 2019年第6期69-71,75,共4页
针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可... 针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器。 展开更多
关键词 全数字延时锁相环 锁相精度 时钟延时 QuartusⅡ 现场可编程门阵列 电路仿真
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离散周期对伺服系统用全数字硬件化锁相环的影响机理 被引量：5
17
作者 刘亚静 范瑜 《电工技术学报》 EI CSCD 北大核心 2014年第9期153-160,共8页
基于FPGA/ASIC的全数字硬件化方案具有纯硬件性、高度并行性及全定制性等优点,是一种高速高性能的基于锁相环的磁编码器轴角转换单元设计方案。然而它却面临内部参数域确定及字长选取等问题,而上述问题与离散周期存在着紧密的联系。本... 基于FPGA/ASIC的全数字硬件化方案具有纯硬件性、高度并行性及全定制性等优点,是一种高速高性能的基于锁相环的磁编码器轴角转换单元设计方案。然而它却面临内部参数域确定及字长选取等问题,而上述问题与离散周期存在着紧密的联系。本文首先利用Delta算子对连续域的锁相环进行离散化,依据Delta域稳定性条件分析离散周期对锁相环的稳定性的影响机理,从而确定系数整数字长。然后通过建立误差源及误差传播路径L2范数模型,研究离散周期对改进结构锁相环的变量小数字长的影响规律,从而得到系统内部变量的小数字长设计的理论依据,最后的实验结果验证了分析的正确性。 展开更多
关键词 锁相环 全数字化 硬件化 伺服系统 现场可编程逻辑阵列
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基于FPGA实现的变PI参数全数字锁相环 被引量：3
18
作者 彭咏龙 朱劲波 李亚斌 《电源技术》 CAS CSCD 北大核心 2016年第4期906-909,共4页
提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比,该锁相环可根据相位误差的大小,自动调整PI参数,在保证系统稳定的前提下,提高了锁相的速度;同时由于环路采用比例积分控制,锁相环稳态无静差,输出抖动小。对提出的... 提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比,该锁相环可根据相位误差的大小,自动调整PI参数,在保证系统稳定的前提下,提高了锁相的速度;同时由于环路采用比例积分控制,锁相环稳态无静差,输出抖动小。对提出的全数字锁相环进行了理论分析,并通过Quartus II软件仿真和现场可编程门阵列(FPGA)的硬件实验对该锁相环的性能进行了验证。实验表明,该数字锁相环锁相范围大、速度快、精度高,可用于有快速同步需求的场合,如新能源并网控制、脉宽调制整流器(PWM)。 展开更多
关键词 全数字锁相环 变PI参数控制 FPGA 同步信号
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一种结合高分辨率TDC的快速全数字锁相环设计 被引量：4
19
作者 侯强 揭灿 +1 位作者 姚亚峰 钟梁 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2018年第11期83-88,共6页
针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用... 针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统. 展开更多
关键词 全数字锁相环 时间数字转换器 数控振荡器 抽头延迟线法 双通道差分延迟线法
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一种级联结构的高阶全数字锁相环 被引量：3
20
作者 史富强 林孝康 冯重熙 《电子科学学刊》 CSCD 1999年第5期640-645,共6页
本文给出了一种高阶全数字锁相环的级联结构形式,它通过结构简单的全数字一阶环的级联来实现高阶环路。它避免了通常的高阶锁相环中较复杂的数字滤波器,实现简单,易于集成。本文介绍了级联全数字二阶环的原理和实现,对其性能进行了理论... 本文给出了一种高阶全数字锁相环的级联结构形式,它通过结构简单的全数字一阶环的级联来实现高阶环路。它避免了通常的高阶锁相环中较复杂的数字滤波器,实现简单,易于集成。本文介绍了级联全数字二阶环的原理和实现,对其性能进行了理论分析和计算机仿真,最后给出一个应用实例。 展开更多
关键词 全数字锁相环 指针泄漏 抖动 数字通信系统
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