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全数字时钟锁相环的设计
被引量：
2
1
作者
潘申富
王立功
《无线电通信技术》
2002年第4期49-50,共2页
提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。
关键词
全数字时钟
锁相环
DDS
环路滤波器
同步
数字
鉴相器
FPGA
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职称材料
基于FPGA的全数字时钟生成方法
被引量：
1
2
作者
徐盼盼
张朝杰
+1 位作者
娄延年
徐九凌
《浙江大学学报（工学版）》
EI
CAS
CSCD
北大核心
2017年第12期2341-2347,共7页
由数控振荡器(NCO)生成的时钟存在严重的周期性边沿抖动,并且频域上存在较多的杂散信号.为此,在NCO的基础上引入抖动算法和锁相环技术,设计一种改进的全数字时钟生成方法.采用抖动算法产生随机数,并将随机数添加到NCO的数字相位输出端,...
由数控振荡器(NCO)生成的时钟存在严重的周期性边沿抖动,并且频域上存在较多的杂散信号.为此,在NCO的基础上引入抖动算法和锁相环技术,设计一种改进的全数字时钟生成方法.采用抖动算法产生随机数,并将随机数添加到NCO的数字相位输出端,使得时钟边沿随机提前,从而降低相位抖动的周期性,使杂散的功率均匀化分布到整个频域;利用锁相环技术滤除由于杂散的均匀化而增加的基底噪声.在Matlab中搭建仿真模型,生成几种不同频率的目标时钟,统计结果显示:采用该方法后时钟的相位抖动标准差显著降低.将本设计应用于Spartan-6FPGA,实验结果表明:抖动算法可使杂散白化,锁相环技术可以降低基底噪声,滤除带外杂散.在与现有方法频率稳定度相近的情况下,所提方法输出的时钟信号频率精度大为提高,频率精度和稳定度分别达到7.5×10^(-9)和2.5×10^(-9),并且所得到的时钟信号具有频率适应性.
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关键词
全数字时钟
FPGA
抖动算法
锁相环
频率精度
频率稳定度
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职称材料
题名
全数字时钟锁相环的设计
被引量：
2
1
作者
潘申富
王立功
机构
北京大学电子学系
电子第
出处
《无线电通信技术》
2002年第4期49-50,共2页
文摘
提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。
关键词
全数字时钟
锁相环
DDS
环路滤波器
同步
数字
鉴相器
FPGA
分类号
TN763.3 [电子电信—电路与系统]
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职称材料
题名
基于FPGA的全数字时钟生成方法
被引量：
1
2
作者
徐盼盼
张朝杰
娄延年
徐九凌
机构
浙江大学微小卫星研究中心
出处
《浙江大学学报（工学版）》
EI
CAS
CSCD
北大核心
2017年第12期2341-2347,共7页
基金
国家自然科学基金资助项目(61401389)
文摘
由数控振荡器(NCO)生成的时钟存在严重的周期性边沿抖动,并且频域上存在较多的杂散信号.为此,在NCO的基础上引入抖动算法和锁相环技术,设计一种改进的全数字时钟生成方法.采用抖动算法产生随机数,并将随机数添加到NCO的数字相位输出端,使得时钟边沿随机提前,从而降低相位抖动的周期性,使杂散的功率均匀化分布到整个频域;利用锁相环技术滤除由于杂散的均匀化而增加的基底噪声.在Matlab中搭建仿真模型,生成几种不同频率的目标时钟,统计结果显示:采用该方法后时钟的相位抖动标准差显著降低.将本设计应用于Spartan-6FPGA,实验结果表明:抖动算法可使杂散白化,锁相环技术可以降低基底噪声,滤除带外杂散.在与现有方法频率稳定度相近的情况下,所提方法输出的时钟信号频率精度大为提高,频率精度和稳定度分别达到7.5×10^(-9)和2.5×10^(-9),并且所得到的时钟信号具有频率适应性.
关键词
全数字时钟
FPGA
抖动算法
锁相环
频率精度
频率稳定度
Keywords
all-digital clock
FPGA
dither algorithm
phase-locked loop
frequency accuracy
frequency stability
分类号
TN791 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
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1
全数字时钟锁相环的设计
潘申富
王立功
《无线电通信技术》
2002
2
在线阅读
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职称材料
2
基于FPGA的全数字时钟生成方法
徐盼盼
张朝杰
娄延年
徐九凌
《浙江大学学报（工学版）》
EI
CAS
CSCD
北大核心
2017
1
在线阅读
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职称材料
已选择
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参考文献
引证文献
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