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全局异步局部同步的带阈值的脉冲神经膜系统
1
作者 张露萍 徐飞 《计算机科学》 CSCD 北大核心 2023年第1期270-275,共6页
带阈值的脉冲神经膜系统是一类生物启发式计算模型,提出该系统的灵感来自神经元电位变化与其活动的联系。对于带阈值的脉冲神经膜系统的计算能力研究,人们已证明该系统在极大同步工作模式下,作为产生数或接受数的计算设备时,是与图灵机... 带阈值的脉冲神经膜系统是一类生物启发式计算模型,提出该系统的灵感来自神经元电位变化与其活动的联系。对于带阈值的脉冲神经膜系统的计算能力研究,人们已证明该系统在极大同步工作模式下,作为产生数或接受数的计算设备时,是与图灵机等价(计算通用)的,而该系统在其他工作模式下的计算能力如何也是人们普遍关心的问题。文中研究的是带阈值脉冲神经膜系统在全局异步局部同步模式下产生数的能力,证明了突触带整数权重的相应系统是计算通用的,而突触带正整数权重的相应系统只能产生半线性数集。研究结果表明,突触权重的取值范围影响着全局异步局部同步工作模式下带阈值脉冲神经膜系统的计算能力。 展开更多
关键词 生物启发计算 脉冲神经膜系统 全局异步 局部同步 计算能力
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非对称GALS系统异步接口设计 被引量:7
2
作者 徐阳扬 周端 +2 位作者 杨银堂 王青松 廖峰 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2007年第2期294-297,共4页
设计了一种新型点对点全局异步局部同步方式异步互连接口,采用非对称握手协议进行通讯,并在数据路径上加入异步可控FIFO,比传统的对称式异步接口时间利用率更高,并且能够实现数据的高速连续传输.在0.25μm工艺下,该接口发送和接收的最... 设计了一种新型点对点全局异步局部同步方式异步互连接口,采用非对称握手协议进行通讯,并在数据路径上加入异步可控FIFO,比传统的对称式异步接口时间利用率更高,并且能够实现数据的高速连续传输.在0.25μm工艺下,该接口发送和接收的最高频率可以分别达到670 MHz和1.45 GHz.该接口适用于对数据传输有较高要求的片上系统设计. 展开更多
关键词 全局异步局部同步 非对称 同一异步接口
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一种改进的GALS异步包装电路 被引量:1
3
作者 董文箫 陈华锋 沈海斌 《浙江大学学报(理学版)》 CAS CSCD 北大核心 2011年第3期294-298,共5页
GALS(全局异步、局部同步)架构适用于NoC的时钟分布,但现有的GALS需要定制地设计异步包装电路,不利于验证和集成.采用通用的数字ASIC设计流程,在仅使用已有标准单元的情况下,提出了一种新的基于FIFO的异步包装.通过此包装电路,实现了一... GALS(全局异步、局部同步)架构适用于NoC的时钟分布,但现有的GALS需要定制地设计异步包装电路,不利于验证和集成.采用通用的数字ASIC设计流程,在仅使用已有标准单元的情况下,提出了一种新的基于FIFO的异步包装.通过此包装电路,实现了一个信号传输只需2步操作,提高了通信吞吐率.实验结果表明该包装电路在吞吐率和延迟上获得了显著改进. 展开更多
关键词 片上网络 时钟分布 2相双轨 异步包装 全局异步局部同步
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一种高速延时无关片上异步转同步通信接口的设计 被引量:2
4
作者 彭瑶 周端 +1 位作者 杨银堂 朱樟明 《电子与信息学报》 EI CSCD 北大核心 2011年第4期938-944,共7页
该文提出一种可用于多核片上系统和片上网络的快速延时无关异同步通信接口,由在独特运行协议下工作的环形FIFO实现,可在支持多种数据传输协议的前提下,保证数据从异步模块到同步时钟模块的完整高速传输。在0.18μm标准CMOS工艺下,传输... 该文提出一种可用于多核片上系统和片上网络的快速延时无关异同步通信接口,由在独特运行协议下工作的环形FIFO实现,可在支持多种数据传输协议的前提下,保证数据从异步模块到同步时钟模块的完整高速传输。在0.18μm标准CMOS工艺下,传输接口的延时为792 ps,平均能耗为4.87 pJ/request,可满足多核片上系统和片上网络芯片高速低功耗、鲁棒性强和重用性好的设计要求。 展开更多
关键词 片上系统 通信接口 高速低功耗 延时无关 异步同步 全局异步局部同步
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GALS处理器的功耗有效性方法研究
5
作者 段玮 凡启飞 +1 位作者 黄琨 张戈 《高技术通讯》 CAS CSCD 北大核心 2011年第12期1232-1239,共8页
鉴于多核时代的到来使功耗成为处理器设计的首要限制因素,功耗有效性也成为重要的设计目标,而且全局异步局部同步(GALS)的时钟设计可以很好地结合动态电压/频率调节(DVFS)的策略来提高多核处理器的功耗有效性,以采用GALS结构的... 鉴于多核时代的到来使功耗成为处理器设计的首要限制因素,功耗有效性也成为重要的设计目标,而且全局异步局部同步(GALS)的时钟设计可以很好地结合动态电压/频率调节(DVFS)的策略来提高多核处理器的功耗有效性,以采用GALS结构的多核处理器为目标,设计出了一种适用于研究目标的DVFS算法——基于投票选择的延迟决定算法。这种DVFS算法能动态统计各处理器核运行时的结构信息,利用这些信息进行投票,根据投票结果来动态调节各处理器核的电压和频率,从而降低处理器运行时的功耗和提高功耗有效性。根据实验结果统计,采用上述方法的处理器运行负载程序时,功耗节省24.8%,性能损失仅9.9%。 展开更多
关键词 全局异步局部同步(gals) 动态电压/频率调节(DVFS) 多核微处理器 功耗有效性
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用于片上网络的高速低功耗多轨协议异步通信通道 被引量:2
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作者 管旭光 周端 +1 位作者 杨银堂 朱樟明 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第12期1700-1705,共6页
针对传统片上网络中的通信通道功耗大、吞吐量低的缺点,提出一种用于片上网络的高速低功耗多轨协议异步通信通道,其具有检测完成自恢复的功能.每一级通道单元通过自动检测输出端的信号控制电路正常工作,加入门限门使整个通道单元延时不... 针对传统片上网络中的通信通道功耗大、吞吐量低的缺点,提出一种用于片上网络的高速低功耗多轨协议异步通信通道,其具有检测完成自恢复的功能.每一级通道单元通过自动检测输出端的信号控制电路正常工作,加入门限门使整个通道单元延时不敏感,低延迟传输模块使前向传输延迟减少为1.5倍门延迟,1/4码的编码方式使电路功耗大大降低.在不同工艺模型和不同温度下对电路的性能和功耗进行仿真测试,结果表明,该通道单元最快可以在2.64 GHz的频率下工作,平均动态功耗为1.252 mW,可以满足高速低功耗的片上网络应用. 展开更多
关键词 1/4码 异步传输协议 全局异步局部同步 高速低功耗 片上网络
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一种高速延时无关同异步转换接口电路 被引量:1
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作者 彭瑶 杨银堂 +1 位作者 朱樟明 周端 《计算机研究与发展》 EI CSCD 北大核心 2012年第3期669-678,共10页
针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高... 针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求. 展开更多
关键词 高速低功耗 准延时无关 FIFO 同步异步 全局异步局部同步
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高速自应答异步双轨推通道设计
8
作者 杨延飞 周端 +1 位作者 杨银堂 彭瑶 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2012年第9期1211-1217,1225,共8页
针对全局异步、局部同步片上网络中不同传输速率下的数据传输问题,提出一种高速异步双轨推通道.该通道中的单元采用自应答控制,在减小前向延时的同时提高了吞吐率;双轨数据的传输采用对称结构的2条独立传输链路,避免了复杂的时序设计,... 针对全局异步、局部同步片上网络中不同传输速率下的数据传输问题,提出一种高速异步双轨推通道.该通道中的单元采用自应答控制,在减小前向延时的同时提高了吞吐率;双轨数据的传输采用对称结构的2条独立传输链路,避免了复杂的时序设计,降低了传输链路间的干扰,保证了数据的可靠传输.最后基于0.18μm标准CMOS工艺,在不同温度、不同工艺角下对4级通道的性能进行测试.结果表明,采用文中的异步通道前向延时为70ps,吞吐量为4.46GHz,功耗为2.71mW,可满足高速、低功耗、高鲁棒性的片上通信需求. 展开更多
关键词 异步通道 异步协议 高速低功耗 全局异步局部同步 片上通信
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非经典切片优化的同步运行时检验方法
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作者 高新岩 吴尽昭 +1 位作者 乔瑞 闫炜 《计算机工程》 CAS CSCD 北大核心 2009年第4期4-6,共3页
利用现有的同步IP核来构建全局异步局部同步系统是未来片上系统设计的一个重要发展方向。在整个设计流程中,正确的接口设计和同步问题是至关重要的。该文提出一种改进的抽象时序图与基于计算切片优化技术的谓词检测方法相结合的同步验... 利用现有的同步IP核来构建全局异步局部同步系统是未来片上系统设计的一个重要发展方向。在整个设计流程中,正确的接口设计和同步问题是至关重要的。该文提出一种改进的抽象时序图与基于计算切片优化技术的谓词检测方法相结合的同步验证技术。该技术可以使待检查的全局状态空间的规模指数级缩减,使验证效率得到提高。 展开更多
关键词 非经典切片 计算切片 全局异步局部同步系统 谓词检测 偏序迹
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类脑处理器异步片上网络架构 被引量:1
10
作者 杨智杰 王蕾 +3 位作者 石伟 彭凌辉 王耀 徐炜遐 《计算机研究与发展》 EI CSCD 北大核心 2023年第1期17-29,共13页
类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、... 类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题,提出了一种异步片上网络架构——NosralC,用于构建全局异步局部同步(global asynchronous local synchronous,GALS)的多核类脑处理器.NosralC采用异步链路和同步路由器实现.实验表明,NosralC较同步基线,在4个类脑应用数据集下展现出37.5%~38.9%的功耗降低、5.5%~8.0%的平均延迟降低和36.7%~47.6%的能效提升,同时增加不多于6%的额外资源以及带来较小的性能开销(吞吐量降低0.8%~2.4%).NosralC在现场可编程门阵列(FPGA)上得到了验证,证明了该架构的可实现性. 展开更多
关键词 类脑处理器 片上网络 异步电路 全局异步局部同步 脉冲神经网络
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采用同步分析的零延迟GRLS通信机制
11
作者 王茹 王焕东 +1 位作者 范宝峡 杨梁 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2011年第8期1455-1462,共8页
全局异步局部同步(GALS)与频率调整相结合能够有效地降低动态功耗.针对频率切换以及跨时钟域传输开销会损害芯片性能的问题,提出一种基于计数器的分频方法.该方法根据计数结果生成分频后的时钟沿,并在此基础上建立了一个全局比例同步局... 全局异步局部同步(GALS)与频率调整相结合能够有效地降低动态功耗.针对频率切换以及跨时钟域传输开销会损害芯片性能的问题,提出一种基于计数器的分频方法.该方法根据计数结果生成分频后的时钟沿,并在此基础上建立了一个全局比例同步局部同步(GRLS)的通信机制.GRLS利用2个时钟的频率及相位关系实现了零延迟的跨时钟域传输,并引进同步电路分析方法来保证其正确性和健壮性;GRLS不会对原有的时钟设计做任何改变,频率切换可以在一个周期内完成,且面积功耗开销可以忽略不计.最后通过基于GRLS建立的存储系统证明了该机制的高效性.目前GRLS已经成功地应用于一款商业SoC. 展开更多
关键词 全局异步局部同步 全局比例同步局部同步 频率比例 零延迟 同步机制
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高速环形FIFO的设计 被引量:6
12
作者 彭瑶 周端 +1 位作者 杨银堂 朱樟明 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2011年第3期488-495,共8页
针对全局异步局部同步系统中不同时钟域间的通信问题,提出一种可用于多核片上系统的环形FIFO.采用独特的运行协议和串并结合的数据传输方式以及保证通信质量的双轨编码方法,设计了一种新颖的FIFO体系结构,使其可支持不同宽度数据的发送... 针对全局异步局部同步系统中不同时钟域间的通信问题,提出一种可用于多核片上系统的环形FIFO.采用独特的运行协议和串并结合的数据传输方式以及保证通信质量的双轨编码方法,设计了一种新颖的FIFO体系结构,使其可支持不同宽度数据的发送和接收,保证数据的完整高速传输.在0.18μm标准CMOS工艺下,FIFO的传输延时为681 ps,每响应一个传输请求的平均能耗为6.45 pJ,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求. 展开更多
关键词 高速低功耗 不同时钟域 FIFO 协议 全局异步局部同步
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