进位保留加法器的命题投影时序逻辑组合验证 被引量：2

1

作者 张南 段振华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2012年第5期192-196,共5页

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件... 为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性.进位保留加法器的验证实例说明了该方法的可行性。 展开更多

关键词 时序逻辑 组合验证 进位保留加法器 超前进位加法器

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改进部分积压缩结构的快速乘法器 被引量：1

2

作者 董时华 乔庐峰 《计算机工程》 CAS CSCD 北大核心 2010年第9期252-254,共3页

针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMI... 针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMIC 0.18μm工艺标准数字单元库,使用Synopsys Design Compiler综合实现,在1.8 V,25℃条件下,芯片最大路径延时为3.16 ns,内核面积为50 452.75μm2,功耗为5.17 mW。 展开更多

关键词 布思算法 4-2压缩器 保留进位加法器 跳跃进位加法器 华莱士树型结构

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蒙哥马利模乘算法改进及硬件实现

3

作者 任仕伟 王华阳 +1 位作者 郝越 薛丞博 《北京理工大学学报》 EI CAS CSCD 北大核心 2024年第3期306-311,共6页

在嵌入式和物联网等领域的加密应用场景中,需要在加密实现的性能和资源消耗之间找到综合效率最佳的平衡点.模乘法器是Rivest-Shamir-Adleman算法(RSA)和椭圆曲线密码(ECC)等公钥密码算法的核心运算模块,其资源占用和运算速度直接影响上... 在嵌入式和物联网等领域的加密应用场景中,需要在加密实现的性能和资源消耗之间找到综合效率最佳的平衡点.模乘法器是Rivest-Shamir-Adleman算法(RSA)和椭圆曲线密码(ECC)等公钥密码算法的核心运算模块,其资源占用和运算速度直接影响上层密码算法的整体性能.本文提出高效低延迟的蒙哥马利模乘算法可以有效降低运算量,减少硬件设计的复杂度,结合使用提出的5-2低延迟加法器进一步降低模乘法器的关键路径长度,从而提高算法的运行效率.在Xilinx-K7系列平台上实现的1024位模乘运算模块系统主频可达278 MHz,同时面积时间积(ATP)比已有同类算法提高了15%以上,综合效率表现最优.结果表明,改进后的蒙哥马利模乘算法硬件资源消耗低,适用于物联网等轻量级密码系统. 展开更多

关键词 加密算法 模乘 蒙哥马利 保留进位加法器

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基于现场可编程门阵列的高斯滤波算法优化实现 被引量：5

4

作者 陈超 罗小华 +1 位作者 陈淑群 俞国军 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2017年第5期969-975,共7页

针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多... 针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多路选择器(MUX)的4-2压缩器、加数压缩的树型结构,对9个加数进行3个层次的压缩.经过优化后,只需1个全加器便可得求和结果.结果表明,经过加数压缩设计可以达到缩短关键路径、减少逻辑延时的目标,使逻辑延时缩小32.48%,同时还极大节省所需加法器宏单元数,为后续图像处理模块提供更大的设计自由度. 展开更多

关键词 高斯滤波器 保留进位加法器 基于MUX的4-2压缩器 加数压缩的树型结构 全加器

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一种新型的基于Montgomery的模幂器结构 被引量：2

5

作者 张远洋 李峥 +1 位作者 杨磊 张少武 《计算机工程》 CAS CSCD 北大核心 2007年第16期211-213,共3页

大数模乘是许多公钥密码体制的核心运算,也是运算效率提高的瓶颈。基于Montgomery模乘算法,该文提出了一种改进的快速模乘及其模幂算法,由于采用了新的booth编码,算法的循环次数减少近一半,因此性能提高近一倍。模幂器采用新型的保留进... 大数模乘是许多公钥密码体制的核心运算,也是运算效率提高的瓶颈。基于Montgomery模乘算法,该文提出了一种改进的快速模乘及其模幂算法,由于采用了新的booth编码,算法的循环次数减少近一半,因此性能提高近一倍。模幂器采用新型的保留进位加法器(CSA)树,此结构无须对每次模乘的结果求和。实验表明,在97MHz时钟频率下,1 024-bit模幂器的波特率为184Kb/s,适合于设计高速的公钥密码协处理器。 展开更多

关键词 Montgomery模乘算法 保留进位加法器 RSA

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全流水架构MD5算法在拟态计算机上的实现及改进 被引量：7

6

作者 谭健 周清雷 +1 位作者 斯雪明 李斌 《小型微型计算机系统》 CSCD 北大核心 2017年第6期1216-1220,共5页

MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时,时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量,使效率最大化,本文以拟态计算机为实验平台,在MD5算法循环迭代过... MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时,时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量,使效率最大化,本文以拟态计算机为实验平台,在MD5算法循环迭代过程中建立相应寄存器组模块负责传值,配合流水线实现全流水架构的MD5算法.同时在全流水基础上加入双端口RAM负责输入端的读写,并采用保留进位加法器对算法优化改进.实验结果表明,算法的时钟频率和数据吞吐量分别达到241.6MHz和123.7Gbps,性能相比较其他平台有显著提高,且能效比比通用服务器提高了63倍. 展开更多

关键词 MD5算法 拟态计算机 全流水 保留进位加法器

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基于Montgomery模乘的RSA加密处理器 被引量：6

7

作者 薛念 潘赟 +1 位作者 张宇弘 严晓浪 《计算机工程》 CAS CSCD 北大核心 2010年第13期125-127,共3页

提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适... 提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适应FPGA和ASIC实现,完成一次标准1 024位RSA加密运算仅需9 836个周期,加密速率提高50%以上。 展开更多

关键词 RSA加密 模乘 模幂 蒙哥马利 进位保留加法器

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高阶∑△ADC的抽取滤波器的设计 被引量：1

8

作者 曾健平 孙凡博 +2 位作者 叶英 谢海情 章兢 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2009年第3期36-39,共4页

通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带... 通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带为0.454fs^0.583fs.经过VerilogXL和系统验证,该滤波器完全满足∑△ADC的系统要求. 展开更多

关键词 滤波器 ADC 有限冲激响应 进位保留加法器

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RSA高速模乘单元的设计 被引量：1

9

作者 李涛 张盛兵 李瑛 《计算机工程与应用》 CSCD 北大核心 2003年第26期48-50,共3页

论文分析了Montgomery算法,利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高,模幂运算时间短的优点,适合于RSA的模幂运算,可以极大提高RSA加密运算的效率,同时其体系结构适合于高阶Montgomery算... 论文分析了Montgomery算法,利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高,模幂运算时间短的优点,适合于RSA的模幂运算,可以极大提高RSA加密运算的效率,同时其体系结构适合于高阶Montgomery算法的实现。FPGA实现的结果表明,512位的高速模乘单元工作频率74.27MHZ;1024位的高速模乘单元工作频率73.94MHZ。模乘单元的面积与位宽成正比,而工作频率基本不变。基于此结构,512位的RSA运算时间为1.78ms,1024位的RSA运算时间为7.08ms。 展开更多

关键词 模乘运算 RSA 进位保留加法器 流水链 WALLACE树

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一款高吞吐率RSA密码处理器的设计(英文)

10

作者 刘强 马芳珍 +1 位作者 佟冬 程旭 《北京大学学报（自然科学版）》 EI CAS CSCD 北大核心 2005年第5期754-763,共10页

介绍了采用蒙哥马利模乘法算法和指数的从右到左的二进制方法,并根据大整数模乘法运算和VLSI实现的要求进行改进的RSA处理器,在提供高速RSA处理能力的同时,可抵抗某些定时分析攻击和功耗分析攻击。该RSA处理器在其模乘法器中使用了CSA(... 介绍了采用蒙哥马利模乘法算法和指数的从右到左的二进制方法,并根据大整数模乘法运算和VLSI实现的要求进行改进的RSA处理器,在提供高速RSA处理能力的同时,可抵抗某些定时分析攻击和功耗分析攻击。该RSA处理器在其模乘法器中使用了CSA(进位保留加法器)结构以避免长进位链,并采用一种新型(4∶2)压缩器结构以减少面积和延迟。提出了信号多重备份的方法,解决信号广播带来的大的负载和线长问题。数据通路的设计采用一种基于多选器的动态重构方法,其模乘法器可以执行一个1024位的模乘幂运算,也可以并行执行2个512位的模乘幂运算,从而支持基于中国剩余定理的加速策略。 展开更多

关键词 RSA密码处理器 蒙哥马利模乘法器 模乘幂器 公钥基础设施 超大规模集成电路 进位保留加法器结构 信号广播 中国剩余定理

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基于FPGA的祖冲之算法硬件实现 被引量：3

11

作者 郭泓键 董秀则 高献伟 《计算机工程》 CAS CSCD 2014年第8期268-272,共5页

为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进... 为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod(231-1)加法器,实现祖冲之算法关键路径中多次mod(231-1)加法运算。使用QuartusⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用减少了近23%,单位面积的吞吐量提高了25.9%,可以在减少芯片硬件资源占用的同时快速实现ZUC算法。 展开更多

关键词 现场可编程门阵列 祖冲之算法 硬件实现 进位保留加法器 mod(231-1)加法器

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基于Montgomery的RSA高速低成本实现 被引量：1

12

作者 王辉 刘宏伟 张慧敏 《计算机工程》 CAS CSCD 北大核心 2009年第22期224-226,共3页

给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,... 给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。 展开更多

关键词 RSA算法 模乘 模幂 进位保留加法器 BOOTH编码 超前进位加法器

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