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IP流分类器的设计与实现
被引量：
1
1
作者
王勇
周晴伦
林宁
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2007年第S3期1362-1365,共4页
介绍了IP流分类器的设计和实现方法,采用SOPC的思想,在FPGA上实现了C8051功能、MAC模块、TCAM模块等,通过PHY芯片的RGMII接口与FPGA实现的MAC模块通信捕获IP数据包,使用TCAM模块对IP数据包进行分类。整个设计采用硬件描述语言Verilog HD...
介绍了IP流分类器的设计和实现方法,采用SOPC的思想,在FPGA上实现了C8051功能、MAC模块、TCAM模块等,通过PHY芯片的RGMII接口与FPGA实现的MAC模块通信捕获IP数据包,使用TCAM模块对IP数据包进行分类。整个设计采用硬件描述语言Verilog HDL来实现,通过仿真和实验证实该设计对实现高速IP流分类功能是可行的。
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关键词
内容可寻址存储器
以太网
现场可编程门阵列
IP流分类
介质访问控制子层
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职称材料
面向100 Gbps网络应用的RISC-V CPU设计与实现
被引量：
3
2
作者
李晓霖
韩萌
+7 位作者
郝凯
薛海韵
卢圣健
张昆明
祁楠
牛星茂
肖利民
郝沁汾
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2021年第6期956-962,共7页
RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进...
RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进了开源的64位U500 RISC-V SoC,包括增加了总线宽度和集成二级缓存等;然后在CPU中实现了完整的100 Gbps以太网功能模块,包括介质访问控制子层、物理编码子层和串行器/解串器以及用于该功能模块的发送缓冲区和接收缓冲区;最后通过前端仿真、FPGA验证以及启动Linux操作系统,验证了所设计的64位RISC-V CPU以及100 Gbps以太网功能模块的正确性和有效性.所设计的RISC-V CPU和100 Gbps以太网功能模块可应用于智能网卡等数据中心应用场景.
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关键词
RISC-V
片上系统
100
Gbps以太网
介质访问控制子层
物理编码
子
层
串行器/解串器
智能网卡
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职称材料
题名
IP流分类器的设计与实现
被引量：
1
1
作者
王勇
周晴伦
林宁
机构
桂林电子科技大学网络中心
中国电子技术标准化研究所
出处
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2007年第S3期1362-1365,共4页
基金
教育部科学技术研究重点项目(00053)
广西省自然科学基金(桂科基0575094)
文摘
介绍了IP流分类器的设计和实现方法,采用SOPC的思想,在FPGA上实现了C8051功能、MAC模块、TCAM模块等,通过PHY芯片的RGMII接口与FPGA实现的MAC模块通信捕获IP数据包,使用TCAM模块对IP数据包进行分类。整个设计采用硬件描述语言Verilog HDL来实现,通过仿真和实验证实该设计对实现高速IP流分类功能是可行的。
关键词
内容可寻址存储器
以太网
现场可编程门阵列
IP流分类
介质访问控制子层
Keywords
content addressable memory
ethernet
field programmable gate array
IP flow classifier
media access control
分类号
TP393.02 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
面向100 Gbps网络应用的RISC-V CPU设计与实现
被引量：
3
2
作者
李晓霖
韩萌
郝凯
薛海韵
卢圣健
张昆明
祁楠
牛星茂
肖利民
郝沁汾
机构
中国科学院计算技术研究所高通量计算机研究中心
中国科学院大学计算机科学与技术学院
北京航空航天大学计算机科学与工程学院
中国科学院半导体研究所超晶格国家重点实验室
中国科学院微电子研究所系统封装与集成研发中心
出处
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2021年第6期956-962,共7页
基金
国家重点研发计划(2019YFB2203004)
北京市科技计划(Z191100004819006).
文摘
RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进了开源的64位U500 RISC-V SoC,包括增加了总线宽度和集成二级缓存等;然后在CPU中实现了完整的100 Gbps以太网功能模块,包括介质访问控制子层、物理编码子层和串行器/解串器以及用于该功能模块的发送缓冲区和接收缓冲区;最后通过前端仿真、FPGA验证以及启动Linux操作系统,验证了所设计的64位RISC-V CPU以及100 Gbps以太网功能模块的正确性和有效性.所设计的RISC-V CPU和100 Gbps以太网功能模块可应用于智能网卡等数据中心应用场景.
关键词
RISC-V
片上系统
100
Gbps以太网
介质访问控制子层
物理编码
子
层
串行器/解串器
智能网卡
Keywords
RISC-V
system on a chip(SoC)
100 Gbps Ethernet
medium access control(MAC)
physical coding sublayer(PCS)
serializer/deserializer(SerDes)
smart network interface cards(NIC)
分类号
TP391.41 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
IP流分类器的设计与实现
王勇
周晴伦
林宁
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2007
1
在线阅读
下载PDF
职称材料
2
面向100 Gbps网络应用的RISC-V CPU设计与实现
李晓霖
韩萌
郝凯
薛海韵
卢圣健
张昆明
祁楠
牛星茂
肖利民
郝沁汾
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2021
3
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