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一种交错并行隐式刷新增益单元eDRAM设计
被引量：
3
1
作者
孟超
严冰
林殷茵
《半导体技术》
CAS
CSCD
北大核心
2011年第6期466-469,486,共5页
设计了一种与逻辑工艺兼容的64 kb高速高密度嵌入式增益单元动态随机存储器(eDRAM)。该存储器单元通过结构和版图的优化,典型尺寸为同代SRAM的40%。高低阈值管的引入分别改善了单元的读取速度和数据保持时间。同时交错并行隐式刷新机制...
设计了一种与逻辑工艺兼容的64 kb高速高密度嵌入式增益单元动态随机存储器(eDRAM)。该存储器单元通过结构和版图的优化,典型尺寸为同代SRAM的40%。高低阈值管的引入分别改善了单元的读取速度和数据保持时间。同时交错并行隐式刷新机制利用增益存储单元读、写端口独立的结构和操作特性,配以合适的时序和仲裁机制,使得在无额外通信信号和握手接口下,实现刷新与访问互不影响,数据访问率达到100%。相比其他隐式刷新技术,该技术不需要过大的外围开销即可完成访问带宽加倍。芯片用SMIC 0.13μm CMOS工艺实现,大小为1.35 mm×1.35 mm。
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关键词
嵌入
式
增益单元
动态随机存储器
交错并行隐式刷新
数据访问率
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题名
一种交错并行隐式刷新增益单元eDRAM设计
被引量：
3
1
作者
孟超
严冰
林殷茵
机构
复旦大学专用集成电路与系统国家重点实验室
出处
《半导体技术》
CAS
CSCD
北大核心
2011年第6期466-469,486,共5页
文摘
设计了一种与逻辑工艺兼容的64 kb高速高密度嵌入式增益单元动态随机存储器(eDRAM)。该存储器单元通过结构和版图的优化,典型尺寸为同代SRAM的40%。高低阈值管的引入分别改善了单元的读取速度和数据保持时间。同时交错并行隐式刷新机制利用增益存储单元读、写端口独立的结构和操作特性,配以合适的时序和仲裁机制,使得在无额外通信信号和握手接口下,实现刷新与访问互不影响,数据访问率达到100%。相比其他隐式刷新技术,该技术不需要过大的外围开销即可完成访问带宽加倍。芯片用SMIC 0.13μm CMOS工艺实现,大小为1.35 mm×1.35 mm。
关键词
嵌入
式
增益单元
动态随机存储器
交错并行隐式刷新
数据访问率
Keywords
embedded type
gain cell
DRAM
stagger hidden refresh
data availability
分类号
TP333.8 [自动化与计算机技术—计算机系统结构]
TN432 [电子电信—微电子学与固体电子学]
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题名
作者
出处
发文年
被引量
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1
一种交错并行隐式刷新增益单元eDRAM设计
孟超
严冰
林殷茵
《半导体技术》
CAS
CSCD
北大核心
2011
3
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