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针对时间交织采样的后台自适应频域校准技术 被引量:1
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作者 丁晟 孙友礼 《电讯技术》 北大核心 2023年第8期1220-1227,共8页
针对高速双通道时间交织采样(Time-interleaved Analog-to-Digital Converter, TIADC)系统通道失配的问题,提出了一种后台自适应频域校准技术。该技术采用数字混频+低通滤波技术,将失配镜像点搬移至零频,并形成I/Q复数信号;然后基于信... 针对高速双通道时间交织采样(Time-interleaved Analog-to-Digital Converter, TIADC)系统通道失配的问题,提出了一种后台自适应频域校准技术。该技术采用数字混频+低通滤波技术,将失配镜像点搬移至零频,并形成I/Q复数信号;然后基于信号统计学进行校准系数计算,并利用该系数完成共轭对消校准;最后将校准后信号通过数字混频搬移回原始频率,完成整个校准过程。进一步提出了基于FPGA/ASIC的算法实现电路。经实物测试验证,在6 Gsample/s双通道TIADC系统中,该技术能够优化失配比达33.3 dBc以上,失配优化程度高,同时具有全流水实时后台处理特性,且不需要增加额外系统资源。 展开更多
关键词 时间交织采样(TIADC) 通道失配 自适应频域校准 低通滤波
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基于PC软件的时间交织ADC误差校准 被引量:2
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作者 许川佩 王露生 《计算机工程与设计》 北大核心 2019年第6期1788-1795,共8页
自从时间交织ADC作为高采样率、高速的ADC有效解决方案以来,高速的TIADC误差校准对硬件结构的设计要求更高,成本也会相应增加。为此提出基于PC机使用软件编程的方式进行误差校准,利用计算机快速、高效和超大的缓存能力等性能特性,采用... 自从时间交织ADC作为高采样率、高速的ADC有效解决方案以来,高速的TIADC误差校准对硬件结构的设计要求更高,成本也会相应增加。为此提出基于PC机使用软件编程的方式进行误差校准,利用计算机快速、高效和超大的缓存能力等性能特性,采用基于数据统计理论分析的方法完成偏置、增益和时间误差估计,复合公式校准偏置、增益误差,对于时间误差采用拉格朗日插值的Farrow结构分数延时滤波器进行校准。软件系统在搭建的基于双通道数据采集系统平台上进行验证,验证结果表明,ADC的SNR和ENOB都有一定提升;分析结果表明,PC机可以实时地处理高达16G/s速率的采样数据。 展开更多
关键词 时间交织采样 软件校准 数据统计 拉格朗日插值Farrow结构滤波器 ADC动态性能
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基于内部通道参考的时间失配误差校正方法
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作者 吴朱羽 戴永寿 +1 位作者 张鹏 李武 《电子测量技术》 北大核心 2024年第17期10-15,共6页
为了提升TIADC系统采样率,解决时间失配误差校正的主流方法参考通道法限制采样率提升的问题,在对时间失配误差的估计中以系统内部通道作为参考通道,提出一种基于内部通道参考的时间失配误差校正方法。采用内部通道参考方法估计出时间失... 为了提升TIADC系统采样率,解决时间失配误差校正的主流方法参考通道法限制采样率提升的问题,在对时间失配误差的估计中以系统内部通道作为参考通道,提出一种基于内部通道参考的时间失配误差校正方法。采用内部通道参考方法估计出时间失配误差参数,中心求导法求得目标信号导数,利用时间失配误差参数和目标信号导数对时间失配误差进行重构并完成误差补偿。仿真结果表明,所提出的方法可以在后台、自适应、无额外限制的情况下,实现30 dB左右的无杂散动态范围提升,5位左右的有效位数提升。对误差的压制能力接近参考通道法。 展开更多
关键词 时间交织采样 时间失配误差校正 内部通道参考估计方法 中心求导法
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基于65nmCMOS工艺的3.4GHz高速高分辨率DDFS设计与实现
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作者 万书芹 于宗光 +3 位作者 蒋颖丹 张涛 范晓捷 朱江 《半导体技术》 CAS 北大核心 2020年第6期419-424,共6页
设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算... 设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。 展开更多
关键词 直接数字频率合成(DDFS) 坐标旋转数字计算(CORDIC)算法 交织采样 角度旋转 数字校准
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