一种高速并串转换控制电路设计 被引量：3

1

作者 刘海涛 吴俊杰 +1 位作者 张理振 徐宏林 《半导体技术》 CAS CSCD 北大核心 2018年第1期31-35,共5页

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按... 串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号（LVDS）接口电路输出。该芯片通过0.18μm CMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW。 展开更多

关键词 并串转换 锁相环(PLL) 复接器(MUX) CMOS 低电压差分信号(LVDS)

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基于FPGA的高速串并/并串转换器设计 被引量：11

2

作者 孙志雄 谢海霞 《现代电子技术》 2014年第8期151-152,共2页

在数字通信系统的数据传输中,多数通信数据为串行方式,而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输,或者将并行传输的数据变换成串行传输,这时就需要串并/并串转换器。在此介绍了串并/并... 在数字通信系统的数据传输中,多数通信数据为串行方式,而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输,或者将并行传输的数据变换成串行传输,这时就需要串并/并串转换器。在此介绍了串并/并串转换器基本原理,并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片EP1K30QC208-2实现了串并/并串转换器的设计,仿真及实验结果表明采用此设计方案是可行的。 展开更多

关键词 串并转换 并串转换

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5.12 Gbps高速抗辐照并串转换芯片的设计

3

作者 刘刚 江晓山 +4 位作者 龚达涛 刘天宽 叶竞波 樊磊 赵京伟 《核电子学与探测技术》 CAS 北大核心 2015年第5期443-447,共5页

本文介绍了一种用于粒子物理实验的抗辐照高速并串转换电路芯片的设计,重点介绍了SOS抗辐照工艺,并串转换电路的结构。实现了一款基于SOS 0.25um工艺的8位5.12Gbps并串转换芯片,测试得到芯片的总晃动(total jitter)=53.20ps,其中随机晃... 本文介绍了一种用于粒子物理实验的抗辐照高速并串转换电路芯片的设计,重点介绍了SOS抗辐照工艺,并串转换电路的结构。实现了一款基于SOS 0.25um工艺的8位5.12Gbps并串转换芯片,测试得到芯片的总晃动(total jitter)=53.20ps,其中随机晃动(random jitter)=1.84ps,确定性晃动(deterministic jitter)=33.93ps。 展开更多

关键词 Silicon-On-Sapphire 并串转换 CML JITTER

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一种全CMOS工艺吉比特以太网串并-并串转换电路 被引量：4

4

作者 朱正 邱祖江 +1 位作者 任俊彦 杨莲兴 《通信学报》 EI CSCD 北大核心 2002年第1期70-76,共7页

本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡... 本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡电路、双端-单端转换电路转换成数字信号。同时,数据和时钟提取电路提取出时钟,并将数据重新同步。最后,串并转换电路完成串行-并行转换和字节同步。实验芯片采用0.35mm SPTM CMOS工艺,芯片面积为1.92㎜2,在最高输入输出数据波特率条件下的功耗为900mW。 展开更多

关键词 CMOS工艺 串并-并串转换电路 以太网 计算机网络

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0.18-μm CMOS千兆以太网并串转换芯片设计 被引量：1

5

作者 郁炜嘉 朱恩 +7 位作者 程树东 孙玲 费瑞霞 沈桢 孟凡生 吴春红 王雪艳 王志功 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第3期293-296,共4页

提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用... 提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 . 展开更多

关键词 千兆以太网 并串转换 CMOS

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基于并串转换的多通道高速伪随机序列发生器 被引量：1

6

作者 王婷 田伟 +1 位作者 张京超 付宁 《电子测量技术》 2016年第12期27-30,37,共5页

研制了一款通用的多通道高速伪随机序列发生器。该发生器基于FPGA利用并串转换和时钟树技术实现,包含4个并行的通道,跳变速率智能可调,且伪随机序列有多种选择,可以为m序列、伯努利序列等等。同时对高速信号进行了信号完整性仿真,经测试... 研制了一款通用的多通道高速伪随机序列发生器。该发生器基于FPGA利用并串转换和时钟树技术实现,包含4个并行的通道,跳变速率智能可调,且伪随机序列有多种选择,可以为m序列、伯努利序列等等。同时对高速信号进行了信号完整性仿真,经测试,设计的高速伪随机序列发生器生成的伪随机序列波形和仿真结果相吻合,正负取值的幅度误差小于100bmV,最小脉冲宽度为0.5ns,跳变速率可达2Gbps。该伪随机序列发生器可作为混频信号用于调制宽带转换器系统中,也可用于通信、雷达、超声波测距等领域。 展开更多

关键词 伪随机序列 并串转换 信号完整性

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串并转换思想与绝对式时栅传感器的频响特性研究 被引量：1

7

作者 王彦刚 彭东林 +1 位作者 易文翠 刘宇妍 《中国机械工程》 EI CAS CSCD 北大核心 2007年第9期1088-1091,共4页

在分析绝对式时栅位移传感器频响特性的基础上,介绍了一种在数字信号处理电路中的数据串并转换思想,并提出了一种基于串并转换思想的绝对式时栅信号处理电路设计方案。信号处理电路采用了复杂可编程逻辑器件(CPLD)芯片,预处理电路将测... 在分析绝对式时栅位移传感器频响特性的基础上,介绍了一种在数字信号处理电路中的数据串并转换思想,并提出了一种基于串并转换思想的绝对式时栅信号处理电路设计方案。信号处理电路采用了复杂可编程逻辑器件(CPLD)芯片,预处理电路将测头信号进行模数转换后,经可编程多路切换器模块处理,自适应地将原始测头信号分别转换为对应的多路并行信号,各路对应的分频信号通过比相电路及传感器信号处理电路模块运算后转换为绝对位移脉冲测量信号,最后将多路绝对位移脉冲测量信号进行并串转换操作输出测量值。对信号处理电路进行了仿真,结果证明,该方法可大大提高时栅位移传感器的频响特性,从而为绝对式时栅位移传感器提供了一种应用于动态测控系统的解决方法。 展开更多

关键词 串并转换 时栅 传感器 频响特性

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AT24系列存储器数据串并转换接口的IP核设计

8

作者 谭文虎 彭新生 +1 位作者 刘守印 黄光明 《现代电子技术》 2002年第6期16-19,共4页

AT2 4系列 EEPROM芯片是基于 I2 C(Inter- Integrated Circuit)总线协议而设计的。该存储器与微处理器通信 ,需要把串行数据转换成并行数据 ,或把并行数据转换成串行数据后 ,通信过程才能进行。介绍用 VHDL语言设计该存储器数据串并转... AT2 4系列 EEPROM芯片是基于 I2 C(Inter- Integrated Circuit)总线协议而设计的。该存储器与微处理器通信 ,需要把串行数据转换成并行数据 ,或把并行数据转换成串行数据后 ,通信过程才能进行。介绍用 VHDL语言设计该存储器数据串并转换接口的 IP核 ,从而通过硬件 (FPGA或其他可编程芯片 )实现 AT2 4系列存储器与 8位微处理器之间的并行通信。 展开更多

关键词 I^2C总线 AT24系列存储器 VHDL 串并转换 微处理器 总线协议

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基于累加式实时串并联变换算法的机械故障声学监测方法 被引量：1

9

作者 祝洲杰 杨金林 毛鹏峰 《机电工程》 CAS 北大核心 2024年第2期364-370,共7页

针对基于物联网(IoT)的冲压机床故障监测问题,为了降低冲压机床故障监测的计算复杂度,并提高其低频识别的精度,提出了一种无需机器学习技术的实时性机械故障声学监测方法,即基于累加式实时串并联变换算法的机械故障声学监测方法。首先,... 针对基于物联网(IoT)的冲压机床故障监测问题,为了降低冲压机床故障监测的计算复杂度,并提高其低频识别的精度,提出了一种无需机器学习技术的实时性机械故障声学监测方法,即基于累加式实时串并联变换算法的机械故障声学监测方法。首先,研究了物联网场景中冲压机床声学低频分析的必要性,并给出了声学信号的表达式;然后,针对频率轴上多个周期信号重叠导致参数估计较为困难的问题,提出了一种累加式实时串并联变换算法,将输入的采样序列馈入多个具有不同输出端口的串并转换器,从累加的波形中检测出最大绝对值,并进行了比较;最后,通过样本时隙划分,将累加式实时串并联变换算法应用于机械故障监测;通过仿真和冲压机床实机测试,对累加式实时串并联变换算法和实时性机械故障声学监测方法的有效性进行了验证。研究结果表明:在无需大量信号样本的情况下,使用累加式实时串并联变换算法有利于提高低频带的识别精度;在直方图相关性方面,累加式实时串并联变换算法和Morlet小波变换具有相同的性能,且均明显优于短时傅立叶变换;同时,尽管累加式实时串并联变换算法需要的加法总数比Morlet小波变换多2.5倍,但是乘法总数减少了20447%,大幅减少了计算的复杂度。 展开更多

关键词 机械故障监测 冲压机床 累加式实时串并联变换算法 串并转换器 低频识别精度 计算复杂度

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基于光纤中四波混频效应的全光串-并转换研究 被引量：1

10

作者 文江洪 江阳 +3 位作者 罗旋 唐延林 于晋龙 杨恩泽 《应用光学》 CAS CSCD 北大核心 2011年第3期535-539,共5页

为了实现高速信号的降速处理,设计并通过实验演示了一种高速全光串-并转换系统。在方案中,利用时钟脉冲自身的频谱宽度和光纤中四波混频的高速响应特性,可以从一个光分频时钟脉冲出发,利用光纤中群速度色散(GVD)致脉冲展宽效应,把一个... 为了实现高速信号的降速处理,设计并通过实验演示了一种高速全光串-并转换系统。在方案中,利用时钟脉冲自身的频谱宽度和光纤中四波混频的高速响应特性,可以从一个光分频时钟脉冲出发,利用光纤中群速度色散(GVD)致脉冲展宽效应,把一个重复频率为10 GHz的时钟窄脉冲在时域上展宽,并通过光纤中的四波混频过程,将一路40 Gb/s的归零(RZ)码信号转换成为4路10 Gb/s信号,完成串-并转换功能。该方案响应速率高,对波长和码率透明,并具有很大的转换路数可拓展性。 展开更多

关键词 光纤通信 群速度色散 四波混频 串并转换

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一种基于级联半导体光放大器环镜的光串并转换器（英文）

11

作者 廖丽丹 凌云 +3 位作者 贺彬彬 申甦琪 邱昆 郑勉 《光子学报》 EI CAS CSCD 北大核心 2015年第5期17-21,共5页

为了实现高速光信号的降速处理,提出了一种基于级联半导体光放大器环镜(SLALOM)的光串并转换器,用于实现将高速串行光脉冲信号转换成低速并行光脉冲信号.该光串并转换器采用串联SLALOM组成,将前一级SLALOM的输出作为后一级SLALOM的输入;... 为了实现高速光信号的降速处理,提出了一种基于级联半导体光放大器环镜(SLALOM)的光串并转换器,用于实现将高速串行光脉冲信号转换成低速并行光脉冲信号.该光串并转换器采用串联SLALOM组成,将前一级SLALOM的输出作为后一级SLALOM的输入;SLALOM之间的光传播时延为输入光信号比特周期;设置控制光与信号光脉冲时序,实现各级SLALOM光脉冲并行输出.通过采用1×10光串并转换器实现将80Gb/s串行信号转换为10路8Gb/s并行信号,并对控制、信号脉冲光功率和时间偏移量器件参量进行了优化.对于1×10光串并转换器,端口接收灵敏度差异小于10dB.该光串并转换器光功率损耗小、易于扩展并行端口数目,可用于光通信领域中的高速解复用、光信号处理和光交换系统中. 展开更多

关键词 串并转换 半导体光放大器环镜 光纤通信 解复用 光信号处理

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串行STM-1信号的转换研究

12

作者 牛立新 《光通信研究》 北大核心 1997年第4期10-12,19,共4页

介绍了用ＦＰＧＡ实现串行ＳＴＭ－１信号到并行的转换，讨论了技术难点和测试结果。

关键词 SDH STM-1信号 串并转换 同步 数据传输技术

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北京谱仪Ⅲ中触发数据并串结合传送方法的研究 被引量：2

13

作者 王科 刘振安 +2 位作者 赵棣新 过雅南 阴泽杰 《强激光与粒子束》 EI CAS CSCD 北大核心 2005年第1期145-148,共4页

北京谱仪中各探测器电子学系统向触发系统传输大量并行信号,需要采用并串结合型光纤传 输方法,以达到断开地回路,提高系统及线路抗干扰能力,延长传输距离的目的。对此种传输方法的误码率、报 错与恢复、延时一致性和相位稳定性... 北京谱仪中各探测器电子学系统向触发系统传输大量并行信号,需要采用并串结合型光纤传 输方法,以达到断开地回路,提高系统及线路抗干扰能力,延长传输距离的目的。对此种传输方法的误码率、报 错与恢复、延时一致性和相位稳定性等关键问题进行了深入研究,得到确切参数,并提出了单路出错自恢复同 步的解决方法,增强了系统的耐用性。同时发现各线路间传输延迟有半个周期的不一致,因此在接收端应把采 样时钟上升沿调整在所有解出数据都稳定的时刻。此方法可满足北京谱仪工程的实际需要。 展开更多

关键词 串行传输 并串转换 光纤 同步自恢复 传输延时

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一种基于CPLD的串行码发生器设计 被引量：6

14

作者 季晓松 李正生 《电子测量技术》 2010年第9期70-72,共3页

介绍了一种固定信号格式的并串转换电路设计,利用VHDL语言对一片复杂可编程逻辑器件(CPLD)进行编程,实现特定的串行码的输出。完成了电路原理图的设计和VHDL代码的编写,并在QuartusⅡ开发软件上实现了功能仿真和时序仿真,将程序配置到... 介绍了一种固定信号格式的并串转换电路设计,利用VHDL语言对一片复杂可编程逻辑器件(CPLD)进行编程,实现特定的串行码的输出。完成了电路原理图的设计和VHDL代码的编写,并在QuartusⅡ开发软件上实现了功能仿真和时序仿真,将程序配置到目标器件中进行验证,可以实现预定功能。 展开更多

关键词 并串转换 CPLD Quartus Ⅱ

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一种用于高性能FPGA的多功能I/O电路

15

作者 罗旸 刘波 +3 位作者 曹正州 谢达 张艳飞 单悦尔 《半导体技术》 北大核心 2025年第3期265-272,共8页

为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一... 为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一边沿流水技术的双倍数据速率(DDR)电路,可以使数据不仅能在相同的时钟沿输出,而且能在同一个时钟周期输出。通过分级采样结合时钟分频和偏移技术,仅需4个时钟周期即可完成8∶1数据的转换。另外,该I/O电路还可以对数据输入输出的延时进行调节,采用粗调和细调相结合的方式,共提供512个延时抽头,并且延时的分辨率达到4 ps。仿真和实测结果表明,该多功能I/O电路能为高性能FPGA提供灵活、多协议的高速数据传输功能。 展开更多

关键词 现场可编程门阵列(FPGA) 输入输出(I/O)电路 多电平标准 双倍数据速率(DDR) 串并转换器(SerDes)

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一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计 被引量：5

16

作者 郭淦 叶菁华 +3 位作者 黄林 陈一辉 苏彦锋 洪志良 《通信学报》 EI CSCD 北大核心 2004年第5期101-108,共8页

介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8... 介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。 展开更多

关键词 以太网 时钟与数据恢复 接收器 均衡器 压控振荡器 串并转换

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多通道高精度时间-数字转换器的研制 被引量：2

17

作者 李清江 徐欣 +3 位作者 孙兆林 李楠 李耀立 周振 《质谱学报》 EI CAS CSCD 2010年第1期28-33,共6页

介绍了一种基于USB2．0接口的多通道高精度时间一数字转换器（time-to—digital converter，TDC）的设计与实现。完成了NIM-LVPECL电平转换电路、高速串并转换电路、基于FPGA的数据处理及相关逻辑控制等单元电路的设计，最后给出了TDC... 介绍了一种基于USB2．0接口的多通道高精度时间一数字转换器（time-to—digital converter，TDC）的设计与实现。完成了NIM-LVPECL电平转换电路、高速串并转换电路、基于FPGA的数据处理及相关逻辑控制等单元电路的设计，最后给出了TDC的测试性能指标。结果表明，TDC的最小时间分辨率为403ps，测量时间范围为0-420 us，测量“死时间”〈13ns。TDC可广泛应用于高精度的时间间隔测量领域，特别是作为飞行时间质谱仪（time-of-flight mass spectrometer，TOF—MS）的数据采集卡。 展开更多

关键词 时间数字转换(TDC) 核仪器插件(NIM) 串并转换 FPGA 飞行时间质谱仪(TOF-MS)

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ISO/IEC7816-3串行通信协议的FPGA实现 被引量：5

18

作者 张子武 丁晓明 沈超 《现代电子技术》 2008年第3期164-165,共2页

为了完成并行数据格式DSP和串行数据格式SIM卡间的通信,基于ISO/IEC7816-3串行通信协议,在FPGA平台上实现了他们之间的通信。FPGA完成了从DSP数据到SIM卡的数据并/串转换与写入,SIM接收到数据信息后会返回信息,FPGA完成返回数据的串/并... 为了完成并行数据格式DSP和串行数据格式SIM卡间的通信,基于ISO/IEC7816-3串行通信协议,在FPGA平台上实现了他们之间的通信。FPGA完成了从DSP数据到SIM卡的数据并/串转换与写入,SIM接收到数据信息后会返回信息,FPGA完成返回数据的串/并转换以及回传到DSP。此方案不仅解决了DSP与SIM卡间串行通信问题而且与软件实现方案相比,大大减少了通信时间。 展开更多

关键词 ISO/IEC7816—3通信协议 SIM卡 串/并转换 导航定位

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基于高速串行ADC的并行采集模块设计 被引量：7

19

作者 张品 叶芃 曾浩 《电子测量技术》 2011年第9期101-105,共5页

串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域。基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现... 串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域。基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现、串行数据的传输与处理、DDR模式下1∶8串并转换器在FPGA平台中的设计与实现,并介绍了高速串行ADC芯片的工作模式。结果表明,采用Xilinx Spartan-6系列的ISERDES2模块设计的串并转换器最终达到了16 Gbit/s的串行数据吞吐量,满足了设计要求。 展开更多

关键词 高速串行传输 模数转换器 采样时钟 串并转换器 ISERDES2

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八通道串行FADC的波形取样电路的初步设计

20

作者 席仙梅 曾云 +5 位作者 王铮 李秋菊 常劲帆 孙云华 吕继方 罗江平 《核电子学与探测技术》 CAS CSCD 北大核心 2008年第4期805-808,812,共5页

介绍了一种用于高能物理实验系统的串行的八通道FADC波形取样电路的设计考虑和工作过程。侧重介绍了波形采样原理,并使用FPGA完成串并转换和流水线缓冲存储。

关键词 FADC FPGA 串并转换 VME证总线

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