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基于查找表均衡的高速SerDes发送端设计: 1; 作者陶保明张春茗 +1 位作者任一凡戢小亮《半导体技术》北大核心 2025年第5期488-496,共9页; 为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信... 展开更多; 关键词数字信号处理(DSP) 前馈均衡串行器/解串器(SerDes) 源串联端接(SST)驱动器数模转换器(DAC); 在线阅读下载PDF 职称材料

千兆以太网无源光网络(EPON)的物理层研究被引量：5: 2; 作者朱丽丽何岩《光通信研究》北大核心 2002年第5期4-9,共6页; EPON是基于以太网技术的宽带接入系统 ,采用以太网的帧结构 ,在传统以太网的点到点和共享 (多点到多点 )媒体访问机制基础上 ,增加了一种点到多点的媒体访问机制 ,即无源光网络媒体 .因而 EPON在物理媒质参数、编 /解码和串行 /解串、... 展开更多; 关键词 EPON 物理层千兆以太网无源光网络编/解码器串行/解串器抖动上行突发通信; 在线阅读下载PDF 职称材料

一种低延时的多通道8B/10B编码器设计被引量：8: 3; 作者王俊杰万书芹 +1 位作者叶明远陶建中《光通信技术》北大核心 2020年第2期33-36,共4页; 针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电... 展开更多; 关键词多通道并行 8B/10B 低延时串行/解串器; 在线阅读下载PDF 职称材料

基于时钟消抖电路的高精度全局时钟同步设计被引量：1: 4; 作者高林林宋克柱 +1 位作者杨俊峰吕文贵《核电子学与探测技术》 CAS 北大核心 2016年第6期574-577,共4页; 基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖... 展开更多; 关键词时钟同步串行/解串器抖动消除锁相环环路带宽 CDCE62002; 在线阅读下载PDF 职称材料

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计被引量：3: 5; 作者潘敏冯军 +1 位作者杨婧杨林成《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页; 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang... 展开更多; 关键词串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO); 在线阅读下载PDF 职称材料

面向100 Gbps网络应用的RISC-V CPU设计与实现被引量：3: 6; 作者李晓霖韩萌 +7 位作者郝凯薛海韵卢圣健张昆明祁楠牛星茂肖利民郝沁汾《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2021年第6期956-962,共7页; RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进... 展开更多; 关键词 RISC-V 片上系统 100 Gbps以太网介质访问控制子层物理编码子层串行器/解串器智能网卡; 在线阅读下载PDF 职称材料

一种高速SerDes接收端浮动抽头DFE: 7; 作者孙浩译赵宏亮 +2 位作者刘雯苗玉方刘珂《半导体技术》 2025年第9期922-928,共7页; 为解决高速通信中背板信道的各种非理想因素对高速串行器/解串器(SerDes)中数据传输产生的码间干扰(ISI)问题,基于28 nm CMOS工艺设计了一款固定抽头与浮动抽头结构相结合的判决反馈均衡器(DFE)电路。固定抽头采用半速率预处理结构,对... 展开更多; 关键词串行器/解串器(SerDes) 判决反馈均衡器(DFE) 浮动抽头固定抽头接收器; 在线阅读下载PDF 职称材料

题名基于查找表均衡的高速SerDes发送端设计: 1; 作者陶保明张春茗任一凡戢小亮; 机构西安邮电大学电子工程学院; 出处《半导体技术》北大核心 2025年第5期488-496,共9页; 文摘为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信道高频损耗严重和信号完整性问题,并简化了全定制电路设计的复杂度;其主体结构包括DSP、温度编码器、重定时器、32:4多路复用器(MUX)、1 UI脉冲发生器+4:1 MUX、源串联端接(SST)型DAC驱动器。仿真结果显示:在1.05 V工作电压且信道衰减为12 dB@16 GHz条件下,发送端输出32 Gbit/s NRZ信号眼高为258 mV,眼宽为0.75UI;输出64 Gbit/s PAM4信号眼高为64 mV,眼宽为0.40 UI;版图面积为0.116 mm^(2),电路功耗为57.42 mW,获得了良好的均衡性能。; 关键词数字信号处理(DSP) 前馈均衡串行器/解串器(SerDes) 源串联端接(SST)驱动器数模转换器(DAC); Keywords digital signal processing(DSP) feed-forward equalization serializer/deserializer(SerDes) source-series termination(SST)driver digital-to-analog converter(DAC); 分类号 TN79 [电子电信—电路与系统] TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名千兆以太网无源光网络(EPON)的物理层研究被引量：5: 2; 作者朱丽丽何岩; 机构武汉邮电科学研究院; 出处《光通信研究》北大核心 2002年第5期4-9,共6页; 基金国家"86 3计划"资助项目 ( 2 0 0 1AA12 2 0 2 2 ); 文摘 EPON是基于以太网技术的宽带接入系统 ,采用以太网的帧结构 ,在传统以太网的点到点和共享 (多点到多点 )媒体访问机制基础上 ,增加了一种点到多点的媒体访问机制 ,即无源光网络媒体 .因而 EPON在物理媒质参数、编 /解码和串行 /解串、上行突发通信等方面引出了较为复杂的问题 ,文章在详细阐述千兆以太网物理层结构的基础上 ,深入探讨了上述EPON系统中的物理层问题 ,并给出了相应的解决方法 .; 关键词 EPON 物理层千兆以太网无源光网络编/解码器串行/解串器抖动上行突发通信; Keywords gigabit Ethernet PON encoder/decoder SerDes jitter upstream burst communication; 分类号 TP393.11 [自动化与计算机技术—计算机应用技术] TN915.63 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

题名一种低延时的多通道8B/10B编码器设计被引量：8: 3; 作者王俊杰万书芹叶明远陶建中; 机构江南大学物联网工程学院中国电子科技集团公司第五十八研究所; 出处《光通信技术》北大核心 2020年第2期33-36,共4页; 基金国家自然科学基金（批准号：61704161）资助; 文摘针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电路的仿真结果表明:编码器在四通道与八通道模式下,数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s,编码输出延时均为1个时钟周期,填补了国内低延时高速8B/10B编码器的空白。; 关键词多通道并行 8B/10B 低延时串行/解串器; Keywords multi-channel parallelism 8B/10B low latency SerDes; 分类号 TN47 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于时钟消抖电路的高精度全局时钟同步设计被引量：1: 4; 作者高林林宋克柱杨俊峰吕文贵; 机构中国科学技术大学核探测与核电子学国家重点实验室中国科学技术大学近代物理系; 出处《核电子学与探测技术》 CAS 北大核心 2016年第6期574-577,共4页; 基金国家自然科学基金(41274184)资助; 文摘基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖动消除电路能够保证全局时钟顺利分发下去,可以在实际工程设计中借鉴使用。; 关键词时钟同步串行/解串器抖动消除锁相环环路带宽 CDCE62002; Keywords clock synchronization SerDes jitter cleaner PLL loop bandwidth CDCE62002; 分类号 TL824 [核科学技术—核技术及应用]; 在线阅读下载PDF 职称材料

题名12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计被引量：3: 5; 作者潘敏冯军杨婧杨林成; 机构东南大学射频与光电集成电路研究所合肥工业大学计算机与信息学院; 出处《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页; 基金国家863高技术研究发展计划(No.2011AA10305); 文摘采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.; 关键词串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO); Keywords serializer/desefializer （SerDes） clock and data recovery （CDR） ase/ffequency detector （PFD） voltage -cona＇olled oscillator （VCO）; 分类号 TN913 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

题名面向100 Gbps网络应用的RISC-V CPU设计与实现被引量：3: 6; 作者李晓霖韩萌郝凯薛海韵卢圣健张昆明祁楠牛星茂肖利民郝沁汾; 机构中国科学院计算技术研究所高通量计算机研究中心中国科学院大学计算机科学与技术学院北京航空航天大学计算机科学与工程学院中国科学院半导体研究所超晶格国家重点实验室中国科学院微电子研究所系统封装与集成研发中心; 出处《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2021年第6期956-962,共7页; 基金国家重点研发计划(2019YFB2203004) 北京市科技计划(Z191100004819006).; 文摘 RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进了开源的64位U500 RISC-V SoC,包括增加了总线宽度和集成二级缓存等;然后在CPU中实现了完整的100 Gbps以太网功能模块,包括介质访问控制子层、物理编码子层和串行器/解串器以及用于该功能模块的发送缓冲区和接收缓冲区;最后通过前端仿真、FPGA验证以及启动Linux操作系统,验证了所设计的64位RISC-V CPU以及100 Gbps以太网功能模块的正确性和有效性.所设计的RISC-V CPU和100 Gbps以太网功能模块可应用于智能网卡等数据中心应用场景.; 关键词 RISC-V 片上系统 100 Gbps以太网介质访问控制子层物理编码子层串行器/解串器智能网卡; Keywords RISC-V system on a chip(SoC) 100 Gbps Ethernet medium access control(MAC) physical coding sublayer(PCS) serializer/deserializer(SerDes) smart network interface cards(NIC); 分类号 TP391.41 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名一种高速SerDes接收端浮动抽头DFE: 7; 作者孙浩译赵宏亮刘雯苗玉方刘珂; 机构辽宁大学物理学院; 出处《半导体技术》 2025年第9期922-928,共7页; 基金国家自然科学基金青年科学基金(12404456)。; 文摘为解决高速通信中背板信道的各种非理想因素对高速串行器/解串器(SerDes)中数据传输产生的码间干扰(ISI)问题,基于28 nm CMOS工艺设计了一款固定抽头与浮动抽头结构相结合的判决反馈均衡器(DFE)电路。固定抽头采用半速率预处理结构,对数据均衡的同时满足高速数据传输中关键路径的时序要求。浮动抽头中使用多路数据选择器对最佳抽头位置进行选择,以消除远离主标分量处的码间干扰。接收器版图面积为554.3μm×508.6μm,该DFE在最高12.5 Gbit/s的传输速率下,可实现信道衰减为23.024 dB的数据均衡,均衡后的眼图水平张开度可达0.88 UI。测试结果表明,误码率(BER)小于10^(-12),集成误码率测试仪(IBERT)测试眼图水平张开度为0.55 UI。; 关键词串行器/解串器(SerDes) 判决反馈均衡器(DFE) 浮动抽头固定抽头接收器; Keywords serializer/deserializer(SerDes) decision feedback equalizer(DFE) floating tap fixed tap receiver; 分类号 TN79 [电子电信] TN432 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	基于查找表均衡的高速SerDes发送端设计	陶保明张春茗任一凡戢小亮	《半导体技术》北大核心	2025	0	在线阅读下载PDF 职称材料
2	千兆以太网无源光网络(EPON)的物理层研究	朱丽丽何岩	《光通信研究》北大核心	2002	5	在线阅读下载PDF 职称材料
3	一种低延时的多通道8B/10B编码器设计	王俊杰万书芹叶明远陶建中	《光通信技术》北大核心	2020	8	在线阅读下载PDF 职称材料
4	基于时钟消抖电路的高精度全局时钟同步设计	高林林宋克柱杨俊峰吕文贵	《核电子学与探测技术》 CAS 北大核心	2016	1	在线阅读下载PDF 职称材料
5	12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计	潘敏冯军杨婧杨林成	《电子学报》 EI CAS CSCD 北大核心	2014	3	在线阅读下载PDF 职称材料
6	面向100 Gbps网络应用的RISC-V CPU设计与实现	李晓霖韩萌郝凯薛海韵卢圣健张昆明祁楠牛星茂肖利民郝沁汾	《计算机辅助设计与图形学学报》 EI CSCD 北大核心	2021	3	在线阅读下载PDF 职称材料
7	一种高速SerDes接收端浮动抽头DFE	孙浩译赵宏亮刘雯苗玉方刘珂	《半导体技术》	2025		在线阅读下载PDF 职称材料