国半推出首款CPRI串行/解串器,帮助下一代基站实现更高频谱效率

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作者 Dave Lewis 《电子产品世界》 2006年第11X期68-68,70,共2页

关键词 串行/解串器 高频谱效率 Semiconductor 基站 美国国家半导体公司 串行/解串器 PUBLIC Radio

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美国国家半导体推出业界首款高清串行/解串器

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《电子与电脑》 2010年第11期82-82,共1页

适用于汽车信息娱乐系统并具备内容保护功能美国国家半导体（NS）宣布推出业界首款具备高带宽数字内容保护（HDCP）功能,适用于汽车信息娱乐系统的串行/解串器芯片组。该FPD-LinkIII芯片组可在车内传送已加密的视频和音频内容，如播放... 适用于汽车信息娱乐系统并具备内容保护功能美国国家半导体（NS）宣布推出业界首款具备高带宽数字内容保护（HDCP）功能,适用于汽车信息娱乐系统的串行/解串器芯片组。该FPD-LinkIII芯片组可在车内传送已加密的视频和音频内容，如播放分辨率高达720p的蓝光影片．让乘客在车中仿若置身家庭影院。 展开更多

关键词 美国国家半导体 串行/解串器 信息娱乐系统 数字内容保护 保护功能 音频内容 家庭影院 芯片组

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美国国家半导体推出业界首款3G-SDI双通道串行/解串器

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《电子与电脑》 2008年第10期60-60,共1页

美国国家半导体（National Semiconductor）宣布推出业界首款可支持三速（3G／高清晰度／标准清晰度）的串行数字接口（SDI）双通道串行／解串收发器。该款型号为LMH4345的串行／解串收发器不但抖动表现优于同类产品，而且还内置两条信... 美国国家半导体（National Semiconductor）宣布推出业界首款可支持三速（3G／高清晰度／标准清晰度）的串行数字接口（SDI）双通道串行／解串收发器。该款型号为LMH4345的串行／解串收发器不但抖动表现优于同类产品，而且还内置两条信号收发通道。工程师只要采用此芯片，便可缩小多通道广播视频设备的电路板面积，降低系统成本和功耗。 展开更多

关键词 美国国家半导体 串行/解串器 双通道 串行数字接口 标准清晰度 电路板面积 高清晰度 信号收发

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SCAN25100 CPRI：串行/解串器

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《世界电子元器件》 2006年第11期84-84,共1页

美国国家半导体推出可支持下一代基站结构的2457．6Mbps、1228．8Mbps及614．4Mbps SCAN25100 CPRI串行／）辑串器，除内置准确的延迟校准电路及独立的发送和接收系统锁相环路外，还具备先进的高速混合信号和时钟管理及信号调节等功能。... 美国国家半导体推出可支持下一代基站结构的2457．6Mbps、1228．8Mbps及614．4Mbps SCAN25100 CPRI串行／）辑串器，除内置准确的延迟校准电路及独立的发送和接收系统锁相环路外，还具备先进的高速混合信号和时钟管理及信号调节等功能。SCAN25100芯片还内置可设定的串行发射去加重及接收均衡电路，其抖动及电压方面的表现都超出CPRI有关高电压和低电压操作时的标准规定。 展开更多

关键词 串行/解串器 美国国家半导体 接收系统 锁相环路 校准电路 信号调节 时钟管理 混合信号

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DS90UB901Q与DS90UB902Q:车用级串行/解串器芯片组

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《世界电子元器件》 2010年第8期29-29,共1页

美国国家半导体公司宣布推出一系列全新FPD-LinkⅢ车用级串行/解串器芯片组DS90UB901Q与DS90UB902Q,这是可为辅助驾驶系统摄像机提供一条实时双向控制通道的串行/解串器。

关键词 串行/解串器 芯片组 车用 美国国家半导体公司 辅助驾驶系统 控制通道 摄像机

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FIN324C：串行/解串器

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《世界电子元器件》 2007年第4期82-82,共1页

飞兆半导体推出其第二代FIN324C μSerDes-uLP（超低功耗）系列器件。

关键词 串行/解串器 飞兆半导体 超低功耗 第二代 器件

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美国国家半导体推出全球首款适用于超高温接口的LVDS串行/解串器芯片组

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《电子与电脑》 2005年第3期14-14,15,共2页

关键词 LVDS串行/解串器芯片组 数据串联 超高温接口 印刷电路板 美国国家半导体公司

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SCAN921025H／921226H：LVDS串行／解串器芯片组

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《世界电子元器件》 2005年第4期78-78,共1页

美国国家半导体公司推出两款全新的高速模拟接口芯片，串行器SCAN921025H，解串器SCAN921226H。这款器件可以输出10位数字数据，而且可以利用底板或电缆的点至点差分互连线路将数据传送出去，操作频率甚至可达20至80MHz。此外，这款串... 美国国家半导体公司推出两款全新的高速模拟接口芯片，串行器SCAN921025H，解串器SCAN921226H。这款器件可以输出10位数字数据，而且可以利用底板或电缆的点至点差分互连线路将数据传送出去，操作频率甚至可达20至80MHz。此外，这款串行／解串器芯片组可以在125℃的恶劣应用环境中操作。 展开更多

关键词 串行/解串器 芯片组 LVDS 美国国家半导体公司 串行/解串器 接口芯片 数字数据 数据传送 操作频率 应用环境 互连

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FPD-Link Ⅲ：串行／解串器

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《世界电子元器件》 2010年第7期42-42,共1页

美国国家半导体宣布推出一系列全新FPD—Link Ⅲ车用级串行／解串器芯片组，可为辅助驾驶系统摄像机提供一条实时双向控制通道的串行／解串器。

关键词 串行/解串器 美国国家半导体 辅助驾驶系统 Link 控制通道 FPD 芯片组 摄像机

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美国国家半导体推出首款CPRI串行／解串器，光纤延迟校准准确度可达800ps

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《电子与电脑》 2006年第10期59-59,共1页

美国国家半导体公司（National Semiconductor Coporation）宣布推出一款可支持下一代基站结构的串行／解串器。

关键词 美国国家半导体公司 串行/解串器 800ps SEMICONDUCTOR 光纤延迟 准确度 校准

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飞兆推出串行／解串器装置，解决EMI和高速接口设计问题

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《电子质量》 2004年第1期J022-J022,共1页

关键词 飞兆半导体公司 串行/解串器 EMI 高速接口设计 电磁干扰 LVDS SerDes器件

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基于倒装芯片焊球阵列封装的高速串行器/解串器接口的信号完整性分析与优化

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作者 任晓黎 孙拓北 +1 位作者 庞建 张江涛 《中国集成电路》 2017年第9期66-70,74,共6页

串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的... 串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用Cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。 展开更多

关键词 串行器/解串器 倒装芯片封装 信号完整性 CADENCE 3D-EM

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高速PCB设计中GHz串行信号的完整性分析与仿真 被引量：3

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作者 吕平 杜晓宁 兰巨龙 《信息工程大学学报》 2006年第4期364-367,共4页

文章针对信号频率超过GHz的高速串行信号带来的新的信号完整性问题,如:趋肤效应、介质损耗、码间串扰等进行了详细的分析;研究了这些信号完整性问题对于SI仿真的影响;给出解决GHz信号完整性问题的方案,并验证了方案的有效性。

关键词 串行器/解串器 信号完整性 损耗 预加重 眼图

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推动串行互连革命

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《世界电子元器件》 2004年第6期41-42,共2页

串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用... 串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用使用其他总线格式.这使得将SerDes技术设计到这些系统中变得很困难.本文概述了SerDes的体系结构,并且显示说明某一个体系结构如何特别适用于电信信号处理系统. 展开更多

关键词 串行互连 串行器/解串器 体系结构 信号处理

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千兆以太网无源光网络(EPON)的物理层研究 被引量：5

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作者 朱丽丽 何岩 《光通信研究》 北大核心 2002年第5期4-9,共6页

EPON是基于以太网技术的宽带接入系统 ,采用以太网的帧结构 ,在传统以太网的点到点和共享 (多点到多点 )媒体访问机制基础上 ,增加了一种点到多点的媒体访问机制 ,即无源光网络媒体 .因而 EPON在物理媒质参数、编 /解码和串行 /解串、... EPON是基于以太网技术的宽带接入系统 ,采用以太网的帧结构 ,在传统以太网的点到点和共享 (多点到多点 )媒体访问机制基础上 ,增加了一种点到多点的媒体访问机制 ,即无源光网络媒体 .因而 EPON在物理媒质参数、编 /解码和串行 /解串、上行突发通信等方面引出了较为复杂的问题 ,文章在详细阐述千兆以太网物理层结构的基础上 ,深入探讨了上述EPON系统中的物理层问题 ,并给出了相应的解决方法 . 展开更多

关键词 EPON 物理层 千兆以太网 无源光网络 编/解码器 串行/解串器 抖动 上行突发通信

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一种星上海量实时图像数据高速传输设计 被引量：3

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作者 王洋 贺强民 肖龙 《空间电子技术》 2016年第6期73-79,共7页

针对遥感卫星相机系统小型化和高速数据可靠传输的需求,从物理硬件和传输协议两方面进行研究,设计出了一种应用高速串行/解串器(SERDES)与FPGA编写高速串行信号全时双工传输协议相互配合的高速数据传输系统。通过伪随机码传输测试,实现... 针对遥感卫星相机系统小型化和高速数据可靠传输的需求,从物理硬件和传输协议两方面进行研究,设计出了一种应用高速串行/解串器(SERDES)与FPGA编写高速串行信号全时双工传输协议相互配合的高速数据传输系统。通过伪随机码传输测试,实现了以25 Gbit/s为最高速率的1013数量级比特数据无误码的稳定、可靠的串行传输。该设计相比于采用XXXX的数据传输系统传输速率更快,可靠性更高,为解决高分辨率遥感相机设备间的数据传输速率不足提供了一种设计方案。 展开更多

关键词 串行/解串器 高速传输 传输协议

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智慧社区监控系统16路光端机的硬件电路设计

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作者 董晓丹 郑雪芳 钱宜平 《数字技术与应用》 2016年第12期179-179,181,共2页

本文设计的视频光端机,采用非压缩数字视频传输方式,由CPLD实现各路信号之间的时分复用和解复用,高速串行/解串器完成正向信号的并串/串并转换,反向数据的传输则借助于波分复用实现。通过一根单模单芯光纤,可以单向传输16路标清视频信... 本文设计的视频光端机,采用非压缩数字视频传输方式,由CPLD实现各路信号之间的时分复用和解复用,高速串行/解串器完成正向信号的并串/串并转换,反向数据的传输则借助于波分复用实现。通过一根单模单芯光纤,可以单向传输16路标清视频信号和双向传输两路控制数据信号,传输距离可达40km以上。其多路信号、长距离传输的特点,可作为现代智慧社区监控系统的重要组成部分。 展开更多

关键词 视频光端机 时分复用 波分复用 串行/解串器 智慧社区

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一种低延时的多通道8B/10B编码器设计 被引量：7

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作者 王俊杰 万书芹 +1 位作者 叶明远 陶建中 《光通信技术》 北大核心 2020年第2期33-36,共4页

针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电... 针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电路的仿真结果表明:编码器在四通道与八通道模式下,数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s,编码输出延时均为1个时钟周期,填补了国内低延时高速8B/10B编码器的空白。 展开更多

关键词 多通道并行 8B/10B 低延时 串行/解串器

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基于时钟消抖电路的高精度全局时钟同步设计 被引量：1

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作者 高林林 宋克柱 +1 位作者 杨俊峰 吕文贵 《核电子学与探测技术》 CAS 北大核心 2016年第6期574-577,共4页

基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖... 基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖动消除电路能够保证全局时钟顺利分发下去,可以在实际工程设计中借鉴使用。 展开更多

关键词 时钟同步 串行/解串器 抖动消除 锁相环 环路带宽 CDCE62002

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12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计 被引量：3

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作者 潘敏 冯军 +1 位作者 杨婧 杨林成 《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang... 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2. 展开更多

关键词 串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO)

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