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基于查找表均衡的高速SerDes发送端设计
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作者 陶保明 张春茗 +1 位作者 任一凡 戢小亮 《半导体技术》 北大核心 2025年第5期488-496,共9页
为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信... 为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信道高频损耗严重和信号完整性问题,并简化了全定制电路设计的复杂度;其主体结构包括DSP、温度编码器、重定时器、32:4多路复用器(MUX)、1 UI脉冲发生器+4:1 MUX、源串联端接(SST)型DAC驱动器。仿真结果显示:在1.05 V工作电压且信道衰减为12 dB@16 GHz条件下,发送端输出32 Gbit/s NRZ信号眼高为258 mV,眼宽为0.75UI;输出64 Gbit/s PAM4信号眼高为64 mV,眼宽为0.40 UI;版图面积为0.116 mm^(2),电路功耗为57.42 mW,获得了良好的均衡性能。 展开更多
关键词 数字信号处理(DSP) 前馈均衡 行器/解器(serdes) 联端接(SST)驱动器 数模转换器(DAC)
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串扰感知的空分弹性光网络频谱转换器稀疏配置和资源分配方法 被引量:13
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作者 刘焕淋 杜理想 +1 位作者 陈勇 胡会霞 《电子与信息学报》 EI CSCD 北大核心 2020年第7期1718-1725,共8页
针对大容量多芯光纤空分复用弹性光网络(SDM-EON)中芯间串扰导致业务传输质量下降和阻塞率上升的问题,该文提出了节点稀疏配置频谱转换器降低芯间串扰的路由纤芯频谱分配方法。该方法根据网络中节点中介中心性稀疏配置频谱转换器。在业... 针对大容量多芯光纤空分复用弹性光网络(SDM-EON)中芯间串扰导致业务传输质量下降和阻塞率上升的问题,该文提出了节点稀疏配置频谱转换器降低芯间串扰的路由纤芯频谱分配方法。该方法根据网络中节点中介中心性稀疏配置频谱转换器。在业务路由阶段,设计综合考虑光路负载和节点频谱转换能力的光路选择的权重方法;为了降低串扰,在纤芯频谱分配阶段,设计纤芯分组和频谱分区分配方法;最后,针对串扰较大的业务,采用频谱转换以降低业务串扰和改善带宽阻塞率。仿真结果表明,所提算法能有效地提高频谱利用率,降低因芯间串扰导致的带宽阻塞率。 展开更多
关键词 空分复用弹性光网络 芯间 频谱转换器 纤芯路由频谱分配 带宽阻塞率
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新型高速A/D转换器——改变参考电压的并—串型A/D转换器
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作者 张晓冬 刘鸿铨 《电子测量技术》 北大核心 1995年第3期15-19,30,共6页
本文分析了传统并—串比较型A/D转换器存在的问题,设计了用模拟开关改变参考电压以衔接两次比较的新方案,论述了该方案的基本原理、可行性及参数指标,描绘了工作过程和特殊工作方式。
关键词 并- 比较法 参考电压 模-数转换器
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12 bit高稳定性数模转换器设计 被引量:6
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作者 王志宇 邱仅朋 +3 位作者 刘童 刘家瑞 吕晶晶 郁发新 《半导体技术》 CAS CSCD 北大核心 2017年第4期252-258,274,共8页
设计了一款12 bit高稳定性控制类数模转换器(DAC),该DAC集成了带有稳定启动电路的新型低失调带隙基准源(BGR),改善了基准电路的稳定性以及对温度和工艺的敏感性;DAC采用了改进的两级电阻串结构,通过开关电阻匹配和特殊版图布局,在既不... 设计了一款12 bit高稳定性控制类数模转换器(DAC),该DAC集成了带有稳定启动电路的新型低失调带隙基准源(BGR),改善了基准电路的稳定性以及对温度和工艺的敏感性;DAC采用了改进的两级电阻串结构,通过开关电阻匹配和特殊版图布局,在既不增加电路功耗又不扩大版图面积的前提下,提高了DAC的精度并降低了工艺浓度梯度对整体性能的影响。基于CSMC 0.5μm 5 V 1P4M工艺对所设计的DAC芯片进行了流片验证。测试结果表明:常温下DAC的微分非线性(DNL)小于0.45 LSB,积分非线性(INL)小于1.5 LSB,并且在-55~125℃内DNL小于1 LSB,INL小于2.5 LSB;5 V电源电压供电时功耗仅为3.5 m W,实现了高精度、高稳定性的设计目标。 展开更多
关键词 数模转换器(DAC) 低失调 高精度 两级电阻 带隙基准源(BGR)
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基于累加式实时串并联变换算法的机械故障声学监测方法 被引量:1
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作者 祝洲杰 杨金林 毛鹏峰 《机电工程》 CAS 北大核心 2024年第2期364-370,共7页
针对基于物联网(IoT)的冲压机床故障监测问题,为了降低冲压机床故障监测的计算复杂度,并提高其低频识别的精度,提出了一种无需机器学习技术的实时性机械故障声学监测方法,即基于累加式实时串并联变换算法的机械故障声学监测方法。首先,... 针对基于物联网(IoT)的冲压机床故障监测问题,为了降低冲压机床故障监测的计算复杂度,并提高其低频识别的精度,提出了一种无需机器学习技术的实时性机械故障声学监测方法,即基于累加式实时串并联变换算法的机械故障声学监测方法。首先,研究了物联网场景中冲压机床声学低频分析的必要性,并给出了声学信号的表达式;然后,针对频率轴上多个周期信号重叠导致参数估计较为困难的问题,提出了一种累加式实时串并联变换算法,将输入的采样序列馈入多个具有不同输出端口的串并转换器,从累加的波形中检测出最大绝对值,并进行了比较;最后,通过样本时隙划分,将累加式实时串并联变换算法应用于机械故障监测;通过仿真和冲压机床实机测试,对累加式实时串并联变换算法和实时性机械故障声学监测方法的有效性进行了验证。研究结果表明:在无需大量信号样本的情况下,使用累加式实时串并联变换算法有利于提高低频带的识别精度;在直方图相关性方面,累加式实时串并联变换算法和Morlet小波变换具有相同的性能,且均明显优于短时傅立叶变换;同时,尽管累加式实时串并联变换算法需要的加法总数比Morlet小波变换多2.5倍,但是乘法总数减少了20447%,大幅减少了计算的复杂度。 展开更多
关键词 机械故障监测 冲压机床 累加式实时串并联变换算法 并转换器 低频识别精度 计算复杂度
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飞兆半导体推出μSerDes^TM器件
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《半导体技术》 CAS CSCD 北大核心 2005年第5期80-81,共2页
飞兆半导体公司宣布推出名为μSerDes^TM(micro—SerDes)的创新超紧凑型串化器/解串器系列器件FINl2和FIN24,适于解决便携产品和消费电子应用中由于产品功能聚合而引致复杂性不断增加的设计难题。这些uSerDes器件能将传统的多数据并... 飞兆半导体公司宣布推出名为μSerDes^TM(micro—SerDes)的创新超紧凑型串化器/解串器系列器件FINl2和FIN24,适于解决便携产品和消费电子应用中由于产品功能聚合而引致复杂性不断增加的设计难题。这些uSerDes器件能将传统的多数据并行传输缩减为2线高速串行传输,从而将互连导线数减少6至7倍。该串行链路使用创新的EMI抑制技术来实现,有助于用户产品更快获得电磁兼容(EMC)管理系统认可。 展开更多
关键词 推出 serdes器件 飞兆半导体公司 产品功能 电子应用 便携产品 行传输 并行传输 抑制技术 行链路 管理系统 电磁兼容 化器 紧凑型 复杂性 多数据 EMI 创新 缩减
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一种用于高性能FPGA的多功能I/O电路
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作者 罗旸 刘波 +3 位作者 曹正州 谢达 张艳飞 单悦尔 《半导体技术》 北大核心 2025年第3期265-272,共8页
为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一... 为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一边沿流水技术的双倍数据速率(DDR)电路,可以使数据不仅能在相同的时钟沿输出,而且能在同一个时钟周期输出。通过分级采样结合时钟分频和偏移技术,仅需4个时钟周期即可完成8∶1数据的转换。另外,该I/O电路还可以对数据输入输出的延时进行调节,采用粗调和细调相结合的方式,共提供512个延时抽头,并且延时的分辨率达到4 ps。仿真和实测结果表明,该多功能I/O电路能为高性能FPGA提供灵活、多协议的高速数据传输功能。 展开更多
关键词 现场可编程门阵列(FPGA) 输入输出(I/O)电路 多电平标准 双倍数据速率(DDR) 并转换器(serdes)
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提高双积分 A/D 转换精度的一种方法
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作者 戴康 《仪表技术与传感器》 CSCD 北大核心 1997年第7期42-43,共2页
本文提出一种提高双积分A/D转换器串态干扰抑制比,即精度的有效方法。介绍了它的工作原理以及实践线路。实验证明。
关键词 双积分 A/D转换器 态干扰抑制比
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消除病毒变形的零转换技术
9
作者 秦晓倩 《计算机工程与设计》 CSCD 北大核心 2009年第4期893-896,共4页
计算机病毒变形技术的出现产生了大量的变形病毒,传统的病毒检测系统在变形病毒检测方面不尽人意。针对该现象,提出了一种消除病毒变形的零转换技术,其中包括消除病毒变形技术常用的垃圾代码的插入、变量重命名、等价语句替换、跳转指... 计算机病毒变形技术的出现产生了大量的变形病毒,传统的病毒检测系统在变形病毒检测方面不尽人意。针对该现象,提出了一种消除病毒变形的零转换技术,其中包括消除病毒变形技术常用的垃圾代码的插入、变量重命名、等价语句替换、跳转指令的利用和语句重排等变形转换方法。实验结果表明,该技术能从很大程度上降低病毒变形的个数,程序语句可能出现的平均转换形式个数从转换前的1043降低到108,达到了提高病毒检测系统性能的目的。 展开更多
关键词 病毒检测 变形病毒 变形转换 变形转换器 转换 表达式
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提高双积分A/D转换精度的一种方法
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作者 戴康 《电子测量技术》 1997年第2期20-22,共3页
本文提出一种提高双积分A/D转换器串态干扰抑制比,亦即提高精度的有效方法。介绍了它的工作原理以及实践线路。实验证明,这种方法具有较好的实用效果。
关键词 双积分 A/D转换器 态干扰抑制比
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基于高速串行ADC的并行采集模块设计 被引量:7
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作者 张品 叶芃 曾浩 《电子测量技术》 2011年第9期101-105,共5页
串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域。基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现... 串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域。基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现、串行数据的传输与处理、DDR模式下1∶8串并转换器在FPGA平台中的设计与实现,并介绍了高速串行ADC芯片的工作模式。结果表明,采用Xilinx Spartan-6系列的ISERDES2模块设计的串并转换器最终达到了16 Gbit/s的串行数据吞吐量,满足了设计要求。 展开更多
关键词 高速行传输 模数转换器 采样时钟 并转换器 Iserdes2
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基于0.13μm CMOS工艺的6.25Gb/s高速串行数据接收器的设计
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作者 李路 王子男 盖伟新 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第4期617-622,共6页
基于1.2V0.13μm CMOS工艺,设计一种数据率为6.25Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率,其中:均衡电路利用一种低功耗小面积的差分有源电感,使RC负反馈均衡电路的高频增益增加50%;采样电路为半速... 基于1.2V0.13μm CMOS工艺,设计一种数据率为6.25Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率,其中:均衡电路利用一种低功耗小面积的差分有源电感,使RC负反馈均衡电路的高频增益增加50%;采样电路为半速时钟驱动2-way交织结构,同时实现1:2串并转换功能;DEMUX采用树型(tree-type)结构,并使用一种新的1:2 DEMUX单元,较传统单元电路节省40%的晶体管数量。HSPICE仿真结果显示,该接收器在-55~125℃温度范围、各主要工艺角及电源电压波动10%的条件下,均能正确工作,核心电路平均功耗为3.6mW。 展开更多
关键词 行接收器 均衡器 并转换器
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用锁相环提高A/D变换器的串模抑制比
13
作者 林强 《电子测量技术》 北大核心 1992年第4期1-7,共7页
本文阐述了用锁相环提高双积分型A/D转换器串模抑制比的工作原理,设计了锁相时钟电路。实验证明,采用这种方法可将双积分型A/D转换器测量结果的稳定度提高至少一个数量级,测量的准确度也显著提高。这种方法适用于积分型A/D转换器,且电... 本文阐述了用锁相环提高双积分型A/D转换器串模抑制比的工作原理,设计了锁相时钟电路。实验证明,采用这种方法可将双积分型A/D转换器测量结果的稳定度提高至少一个数量级,测量的准确度也显著提高。这种方法适用于积分型A/D转换器,且电路简单,成本低,因此具有普遍的实用价值。为目前广泛使用的双积分型数字多用表或高精度双积分型A/D转换模板配置锁相时钟电路,可显著提高仪表自身的串模抑制比,特别适用于在工频干扰强的环境中进行准确测量。 展开更多
关键词 锁相环 模抑制比 模数转换器
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